JPS6297043A - プログラムトレ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はプログラムトレース装置に関し、さらに詳し
くは、コンピュータシステムなどで実行されるプログラ
ムのアドレス通過情報を収集するプログラムトレース装
置に関する。

［従来の技術］ コンピュータシステムなどで実行中のプログラムのトレ
ースを得る装置として、通過アドレスをトレースメモリ
にマークするプログラムトレース装置が知られている。

［解決しようとする問題点］ このような従来のプログラムトレース装置によれば、ト
レース期間内における各アドレスの通過の有無を把握す
ることができる。

しかし、アドレス通過の前後関係などの時間的推移、通
過回数などイ１．　！ｐｌ　ｊｌ、ｊすることはできず
、プログラムの動的請特性を解析するための十分な情報
を収集できなかった。

「発明の［」的］ この発明の目的は、アドレス通過の前後関係などを含め
たトレース情報を収集することができ、プログラムの動
的諸性性の解析などの目的に好適なプロラムトレース装
置を提供することにある。

［問題点を解決するための手段］ この目的を達成すために、この発明は、プログラムのア
ドレスの通過情報をトレースメモリの対応アドレスの記
憶位置に書き込むプログラムトレース装置において、ト
レースメモリの記憶情報の出力およびクリアを定期的に
行う手段を備えるものである。

［作用］ このようにトレースメモリの記憶情報は定期的に出力お
よびクリアされるから、トレースメモリより出力される
一連の通過情報を磁気テープ記憶装置などに順次蓄積す
れば、その−・連の通過情報系列から各アドレスの通過
の前後関係などアドレス通過の時間的推移を把握でき、
プログラムの動的諸性性の解析を行うことができる。

しかも、トレースメモリは定期的に出力およびクリアさ
れて繰り返しアドレス通過情報の記憶に利用されるから
、アドレスの通過回数を示すアドレス通過情報を収集す
る場合でも、比較的小界隈のメモリを用いて長時間のプ
ログラムトレースが可能である。

［実施例］ 以ド、図面を参照し、この発明の実施例について説明す
る。

第１図は、この発明によるプログラムトレース装置の−
・実施例を示す概略ブロック図である。このプログラム
トレース装置２は、コンピュータシステム４で実行中の
プログラムのトレースを行うものであり、コンピュータ
システム４から実行中のプログラムの通過アドレス情報
Ｓ１、および通過アドレス情報Ｓ１の確定を示すアドレ
ス確定信号Ｓ２を人力される。通過アドレス情報Ｓｌは
アドレス変換回路６に入力され、アドレス確定信号Ｓ２
はコントローラ８に人力される。

アドレスｆ換向路６は、コンピュータシステム４の主メ
モリのアドレス系からトレースメモリｌＯＡ、ＩＯＢの
アドレス系へのアドレス変換処理を行う回路である。通
過アドレス情報８１はアドレス変換回路６によってアド
レス変換処理を施され、その変換アドレス情報Ｓ３はマ
ルチプレクサ１２Ａ、１２Ｂに人力される。

このマルチプレクサ１２Ａ、１２Ｂは、変換アドレス情
報Ｓ３またはコントローラ８から出されるアドレス情報
Ｓ４の一方を選択してトレースメモリＩＯＡ、ＩＯＨの
アドレス人力に与えるためのものである。その選択は制
御信号Ｓ５Ａ、５５Ｂを介してコントローラ８によって
制御される。

トレースメモリＩＯＡ、ＩＯＢは、１ビツト／アドレス
のメモリである。各トレースメモリ１０Ａ、ＩＯＨには
、コントローラ８より書込み情報ＳＥＡ、５６Ｂが入力
される。この書込み情報Ｓ６Ａ、ＳＯＢは論理“１”ま
たは“０”である。

また、トレースメモリＩＯＡ、ＩＯＨには、り一ド／ラ
イトストローブなどの制御信号Ｓ７Ａ、Ｓ７Ｂもコント
ローラ８より供給される。

トレースメモリＩＯＡ、ＩＯＨの出力情報Ｓ８Ａ、８８
Ｂはマルチプレクサ１４に入力され、一方が選択されて
外部記憶装置（例えば磁気テープ記憶装置）などに転送
される。その選択は、コントローラ８からの制御信号Ｓ
９によって制御される。

以ド、動作を説明する。トレース動作開始に先ｑち、コ
ントローラ８はトレースメモリ１０Ａ。

１０Ｂをクリアし、その後、一方のトレースメモリ（こ
こではＩＯＡとする）をトレース情報収集に割り当てる
。したがって、変換アドレス情報Ｓ３がトレースメモリ
ＩＯＡに人力されるようにマルチプレクサ１２Ａは７ｖ
１ｇＩｌされ、書込み情報Ｓ６Ａは“１”に保持される
。

コンピュータシステｌ、４のプログラム実行に伴い通過
アドレス情報Ｓ１が確定する度に、その確定を示すアド
レス確定信Ｓ；　Ｓ　２が発生する。アドレス確定信号
Ｓ２の発生の都度、トレースメモリｌＯのｔ）込み動作
のための制御信号Ｓ７Ａがコントローラ８から送出され
る。したがって、通過アドレス情報Ｓ１に対する変換ア
ドレス情報Ｓ３によって指定されたトレースメモリＩＯ
Ａの記憶位置に通過情報として“１”が占き込まれる。

一定時間を経過すると、コントローラ８はトレース情報
収集メモリとして他方のトレースメモリ１０Ｂを割り当
て、トレース情報の収集を継続させる一方、トレースメ
モリＩＯＡの記憶情報の出力およびクリアを行う。

すなわち、トレースメモリＩＯＢ側に関しては、変換ア
ドレス情報Ｓ３が人力されるようにマルチプレクサ１２
Ｂが制御され、書込み情報ＳＯＢが“１”に保持される
。そして、アドレス確定信号Ｓ２が発生する都度、トレ
ースメモＩＪＩＯＢの書込み動作を行わせるための制御
信号８７Ｂが送出される。

トレースメモリＩＯＡに関しては、アドレス情報Ｓ４が
入力されるようにマルチプレクサ１２Ａが制御され、出
力データＳ８Ａが外部に出力されるようにマルチプレク
サ１４が制御される。そして、トレースメモＩＪＩＯＡ
の読出し動作のための制御信Ｓ；Ｓ７Ａが連続的に送出
され、それと同期してアドレス情報Ｓ４が順次更新され
る。かくして、トレースメモリＩＯＡの各記憶位置の記
憶情報が順次読み出され、マルチプレクサ１４を通じて
外部記憶装置などへ転送される。

すべての記憶位置の記憶情報が出力されると、書込み情
報ＳＥＡが“０”に保持された状態で、トレースメモリ
ＩＯＡの書込み動作のための制御信号Ｓ７Ａが連続的に
送出され、それと同期してアドレス情報Ｓ４が更新され
る。かくして、トレースメモリＩＯＡはクリアされる。

一定時間を経過すると、トレースメモリＩＯＡが再びト
レース情報収集に割り当てられ、トレースメモリＩＯＨ
の記憶情報の出力およびクリアが行われる。

さて、トレースメモリＩＯＡ、ＩＯＨに得られるトレー
ス情報は、アドレスの通過の有無だけを標示するだけの
フラグ情報であって、その通過順序など、アドレス通過
の時間的推移を示すものではない。しかし、そのような
トレース情報は一定時間間隔でトレースメモリＩＯＡ、
ＩＯＢから出力されるから、そのトレース情報を時系列
的に磁気テープ記憶装置などに逐次記憶すれば、そのト
レース情報系列から上記一定時間間隔の単位にてアドレ
ス通過の時間的推移などを把握することができる。した
がって、プログラムの動的諸特性の解析が可能となる。

なお、前述のようなトレースメモリ１０Ａ、１０Ｂの割
り当て切り換え間隔を小さくするほど、アドレス通過の
時間的推移をより細か（把握できる。

第２図は、この発明によるプログラムトレース装置の他
の実施例を示す概略ブロック図である。

この図において、前記実施例と同一の回路、信号などに
は同一符号が付されている。

このプログラムトレース装置１０２は、前記実施例の装
置と異なり、アドレス通過回数を示す通過情報をトレー
ス情報として収集する構成である。

この違いがあるため、トレースメモリｌｌ０Ａ。

１１０ＢはＮビット／アドレスのメモリとなっている。

また、トレースメモリｌｌ０Ａ、ｌｌ０Ｂと協動して通
過回数をカウントするための＋１加算回路１０６Ａ、１
０６Ｂが設けられている。

また、トレースメモリｌｌ０Ａ、ｌｌＯＨのクリアのた
めのクリアデータ（オールゼロ）Ｓ１０１１または＋１
加算回路１０６Ａ、１０８Ｂの出力データ５１０２Ａ、
５１０２Ｂを選択的にトレースメモリｌｌ０Ａ、ｌｌ０
Ｂの書込みデータ入力に供給するために、マルチプレク
サ１０４Ａ。

１０４Ｂが設けられている。

トレースメモリｌｌ０Ａ、ｌｌ０Ｂの出力データ５１０
８Ａ、５１０８Ｂはパラレルデータであるため、それを
選択的に外部に出力させるためのマルチプレクサ１１４
もパラレルデータに適用できるものとなっている。

コントローラ１０８からは、前記実施例におけると同様
な情報などの他に、マルチプレクサ１０４Ａ、１０４Ｂ
に対する制御信号５１００Ａ、５１００Ｂが送出される
。

以下、動作を説明する。全体的な動作は前記実施例と同
様であるので、前記実施例と異なる動作に関してだけ説
明する。

例えばトレースメモリｌｌ０Ａがトレース情報の収集用
に割り当てられている期間においては、マルチプレクサ
１０４Ａは＋１加算回路１０６Ａの出力データ５１０２
Ａがトレースメモリ１１０Ａに人力されるように制御さ
れる。そして、アドレス確定信号Ｓ２が発生するたびに
、トレースメモリ１１０Ａの読出しと書込みを順に実行
させるための制御信号Ｓ７Ａがコントローラ１０８より
順次送出される。かくして、変換アドレス情報で指定さ
れた記憶位置の記憶情報（それまでの通過回数）に１を
加算した情報（新しい通過回数）が同記憶位置に書き込
まれる。

このようなトレース情報の収集と並杼して、他方のトレ
ースメモリｌｌ０Ｂの出力およびクリアが実行される。

まず、アドレス情報Ｓ４をトレースメモリｌｌ０Ｂに人
力させるようにマルチプレクサ１２Ｂが制御され、また
マルチプレクサ１１４はトレースメモリｌｌ０Ｂ側に制
御される。その状態でトレースメモリｌｌ０Ｂ−１−の
各記憶位置を順次指定するようにアドレス情報Ｓ４が連
続的に更新され１．その更新と同期してトレースメモリ
１１０Ｂの読出しを行わせるための制御信号８７Ｂが連
続的に送出される。かくして、トレースメモリ１１０Ｂ
の記憶情報が順次出力され、マルチプレクサ１１４を介
して外部記憶装置などへ転送される。

このようにしてトレースメモリ１１０Ｂの記憶情報の出
力が完了すると、クリアデータ８１６をトレースメモリ
ｌｌＯＨに入力するようにマルチプレクサ１０４Ｂが制
御される。そして、上記読出しと同様のアドレス情報Ｓ
ｌＯを順次発生しつつ書込み用の制御信号８７Ｂが連続
的に送出され、トレースメモリ１１０Ｂの各記憶位置に
クリアデータが順次書き込まれる。このようにして、ト
レースメモリ１１０Ｂはクリアされる。

−・定時間を経過すると、トレース情報収集用メモリと
してトレースメモリＩＯＢが割り当てられ、それまで割
り当てられていたトレースメモリ１１０Ａの記憶情報の
出力およびクリアが行われる。

このプログラムトレース装置１０２によれば、アドレス
通過の有無だけでなく、通過回数も把握できるため、一
層詳細なプログラム動的諸特性の解析などが可能となる
。

以上、二つの実施例について説明したが、この発明はそ
れだけに限定されるもではなく、例えばトレースメモリ
を３個以上設け、前記各実施例と同様の使い方をしたり
、通過回数のカウント処理をソフトウェアによって実現
するなど、適宜変形して実施し得るものである。

［発明の効果］ 以上の説明から明らかなように、この発明は、プログラ
ムのアドレスの通過情報をトレースメモリの対応アドレ
スの記憶位置に書き込むプログラムトレース装置におい
て、トレースメモリの記憶情報の出力およびクリアを定
期的に行う手段を具備せしめるものであり、トレースメ
モリの記憶情報は定期的に出力およびクリアされるから
、トレースメモリより出力される一連の通過情報を磁気
テープ記憶装置などに順次蓄積すれば、その一連の通過
情報系列から各アドレスの通過の前後関係などアドレス
通過の時間的推移を把握でき、プログラムの動的諸特性
の解析を好うことができ、しかも、トレースメモリは定
期的に出力およびクリアされて繰り返しアドレス通過情
報の記憶に利用されるから、アドレスの通過回数を示す
アドレス通過情報を収集する場合でも、比較的小界隈の
メモリを用いて長時間のプログラムトレースが可ｆｆｌ
である、などの利点を有するプログラムトレース装置を
実現できる。

【図面の簡単な説明】

第１図はこの発明によるプログラムトレース装置の一実
施例を示す概略ブロック図、第２図はこの発明によるプ
ログラムトレース装置の他の実施例を示す概略ブロック
図である。 ２．１０２・・・プログラムトレース装ａ、４・・・コ
ンピュータシステム、６・・・アドレスｆ換回路、８゜
１０８・・・コントローラ、ＩＯＡ、ＩＯ８，１１０Ａ
、ｌｌ０Ｂ・・・トレースメモリ、１２Ａ、１２Ｂ。 １４，１０４Ａ、１０４Ｂ、１１４・・・マルチプレク
サ、１０６Ａ、１０８Ｂ・・・＋１加算回路。

Claims (4)

【特許請求の範囲】
1. （１）プログラムのアドレスの通過情報をトレースメモ
   リの対応アドレスの記憶位置に書き込むプログラムトレ
   ース装置であって、トレースメモリの記憶情報の出力お
   よびクリアを定期的に行う手段を備えることを特徴とす
   るプログラムトレース装置。
2. （２）通過情報は１回以上の通過を標示する情報である
   ことを特徴とする特許請求の範囲第１項記載のプログラ
   ムトレース装置。
3. （３）通過情報は通過回数を示す情報であることを特徴
   とする特許請求の範囲第１項記載のプログラムトレース
   装置。
4. （４）トレースメモリは少なくとも２個有り、一つのト
   レースメモリの記憶情報の出力およびクリアが行われて
   いる期間に他の一つのトレースメモリに通過情報が書き
   込まれることを特徴とする特許請求の範囲第１項ないし
   第３項のいずれか１項に記載のプログラムトレース装置
   。