JPS6281747A - 容量素子 - Google Patents
容量素子Info
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- JPS6281747A JPS6281747A JP22181985A JP22181985A JPS6281747A JP S6281747 A JPS6281747 A JP S6281747A JP 22181985 A JP22181985 A JP 22181985A JP 22181985 A JP22181985 A JP 22181985A JP S6281747 A JPS6281747 A JP S6281747A
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- 239000003990 capacitor Substances 0.000 title abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＩＣ，ＬＳＩ（半導体集積回路装置）における
容量素子に関する。
容量素子に関する。
ＩＣ等の半導体装置に形成される容量素子は２種類に大
別され、その一つは、接合（拡散接合）容量素子であり
、他の一つはＳｉｎ、膜を用いたＭｏＳ容量素子である
。
別され、その一つは、接合（拡散接合）容量素子であり
、他の一つはＳｉｎ、膜を用いたＭｏＳ容量素子である
。
接合容量素子は半導体エピタキシャル層の表面において
絶縁分離されたｎ形の島領域の中にｐ形ベース拡散をし
て形成するｎｐｎトランジスタのベース９層とエミッタ
ｎ＋層を利用する構造、あるいはｐｎｐ）ランジスタの
エミツタ層とベース層を利用した構造等がある。接合容
量素子では。
絶縁分離されたｎ形の島領域の中にｐ形ベース拡散をし
て形成するｎｐｎトランジスタのベース９層とエミッタ
ｎ＋層を利用する構造、あるいはｐｎｐ）ランジスタの
エミツタ層とベース層を利用した構造等がある。接合容
量素子では。
ｐｎ接合に逆電圧を印加し、その時形成される空乏層の
厚みで容量素子の容量値が決まる。このためｐｎ接合が
理想的な階段接合の場合、接合容量素子の容量値はｐｎ
接合の低濃度側の不純物濃度がその容量値を決める変数
となる。（株）コロナ社発行「集積回路工学（ｌ）」柳
井、水田共著（１９７９年４月５日発行）ｐ、１３３に
よれば下式により、その単位面積当り容量値Ｃ／Ａが表
わさねる。
厚みで容量素子の容量値が決まる。このためｐｎ接合が
理想的な階段接合の場合、接合容量素子の容量値はｐｎ
接合の低濃度側の不純物濃度がその容量値を決める変数
となる。（株）コロナ社発行「集積回路工学（ｌ）」柳
井、水田共著（１９７９年４月５日発行）ｐ、１３３に
よれば下式により、その単位面積当り容量値Ｃ／Ａが表
わさねる。
Ｃ／Ａ＝ ２．９３ Ｘ １ ｏ−’Ｆ７ＶＣ、Ｆ／ｄ
：］上式で、はＮは低濃度側の不純物濃度（ｃｙｉ−
’）で■は印加電圧を示す。
：］上式で、はＮは低濃度側の不純物濃度（ｃｙｉ−
’）で■は印加電圧を示す。
このような接合容量においては、Ｃ／Ａの高いものほど
逆耐圧が低く、高耐圧が印加される場合、には使用でき
ない。また、逆に逆耐圧の高いものでは単位面積当たり
の容量値が低く、容量の占有面積が大きくなってしまう
という欠点があることが本発明者によりあきらかとされ
た。ちなみに、本発明者らは上記ｐｎ接合において単位
面積当りの容量値Ｃ／Ａを２２ Ｘ １０−’ ｐＦ／
Ｆ２Ｏ３合容量を形成しているがその耐圧は５，６ｖと
極めて低く、回路使用には制約が大きい。
逆耐圧が低く、高耐圧が印加される場合、には使用でき
ない。また、逆に逆耐圧の高いものでは単位面積当たり
の容量値が低く、容量の占有面積が大きくなってしまう
という欠点があることが本発明者によりあきらかとされ
た。ちなみに、本発明者らは上記ｐｎ接合において単位
面積当りの容量値Ｃ／Ａを２２ Ｘ １０−’ ｐＦ／
Ｆ２Ｏ３合容量を形成しているがその耐圧は５，６ｖと
極めて低く、回路使用には制約が大きい。
一方、ＭＯＳ容を索子では、彷電体として、５００〜１
００ＯＡの厚さのＳ ＋ Ｏｔ膜が用いられ、単位面積
当たりの￥ｆｔ値Ｃ／Ａは６４〜３．２Ｘ１０−’ｐＦ
／ＣＩＪｋ２で、降伏電圧は８０Ｖであって高耐圧であ
る。しかし、実際には、５ｘＯｔ膜厚を必要なだけ薄く
できないとの理由から単位面積当りの容量値を高くする
ことは困難であり、容量素子の占有面積が大きくなって
しまうことがわかった。
００ＯＡの厚さのＳ ＋ Ｏｔ膜が用いられ、単位面積
当たりの￥ｆｔ値Ｃ／Ａは６４〜３．２Ｘ１０−’ｐＦ
／ＣＩＪｋ２で、降伏電圧は８０Ｖであって高耐圧であ
る。しかし、実際には、５ｘＯｔ膜厚を必要なだけ薄く
できないとの理由から単位面積当りの容量値を高くする
ことは困難であり、容量素子の占有面積が大きくなって
しまうことがわかった。
上記接合容量素子とＭＯ８容量素子の特徴をまとめろと
下記のようになる。（第５図１１１ 、 ｌｂｌ＃照）
容量値Ｃの容量を形成する場合、接合容量素子では単位
面積当りの容量値Ｃｐ１゜が太であるため極めて小占有
面積Ｓｐｎで形成できるが耐圧が低くなり（第５図１１
１ ）、ＭＯ８容量素子では耐圧が高℃・が単位面積当
りの容量値ｃＭｏｓｏが低いため占有面積近。８が犬と
なる。（第５図（ｂ））たとえばｃｐｎｏ ： ５ＣＭ
Ｏ８Ｏとした場合には５Ｍ０８＝５Ｓｐｎとなる。
下記のようになる。（第５図１１１ 、 ｌｂｌ＃照）
容量値Ｃの容量を形成する場合、接合容量素子では単位
面積当りの容量値Ｃｐ１゜が太であるため極めて小占有
面積Ｓｐｎで形成できるが耐圧が低くなり（第５図１１
１ ）、ＭＯ８容量素子では耐圧が高℃・が単位面積当
りの容量値ｃＭｏｓｏが低いため占有面積近。８が犬と
なる。（第５図（ｂ））たとえばｃｐｎｏ ： ５ＣＭ
Ｏ８Ｏとした場合には５Ｍ０８＝５Ｓｐｎとなる。
本発明は耐圧が同一容量値を有する接合容量素子の耐圧
より犬きく、かつ占有面積が同−容量値を有するＭＯ８
容量素子の占有面積より小さい容ｆｉｋ素子を得ようと
するものである。
より犬きく、かつ占有面積が同−容量値を有するＭＯ８
容量素子の占有面積より小さい容ｆｉｋ素子を得ようと
するものである。
本発明の目的は、耐圧が同一容量値の接合容量素子の耐
圧より犬きく、かつ占有面積が同一容量値のＭＯ８容量
素子の占有面積より小さい容量素子の形成技術を提供す
るものである。
圧より犬きく、かつ占有面積が同一容量値のＭＯ８容量
素子の占有面積より小さい容量素子の形成技術を提供す
るものである。
本発明の前記並びに七のはかの目的と新規な％徴は、本
明細書の記述及び添付図面から明らかになろう。
明細書の記述及び添付図面から明らかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基体の一主表面において、他領域から
電気的に絶縁された一つの島領域内に複数の接合容量素
子を形成し、各容量素子を直列に接続する。
電気的に絶縁された一つの島領域内に複数の接合容量素
子を形成し、各容量素子を直列に接続する。
直列に容量素子を接続することにより１つの容量素子に
印加される電圧を低くてることができ、全体の容量素子
の耐圧を同一容量値の接合容量素子の耐圧より向上させ
る。
印加される電圧を低くてることができ、全体の容量素子
の耐圧を同一容量値の接合容量素子の耐圧より向上させ
る。
さらに、印加される電圧が低いことより空乏層の厚みを
薄くして、単位面積当りの容量値を大きくするとともに
同−島領域内に形成して容量素子の占有面積を司−容量
値のＭＯ３Ｏ３容量素子有面積より小さくてる。
薄くして、単位面積当りの容量値を大きくするとともに
同−島領域内に形成して容量素子の占有面積を司−容量
値のＭＯ３Ｏ３容量素子有面積より小さくてる。
第１図乃至第２図は本発明の一実施例を示すものであっ
て、第１図はＩＣにおける接合容量素子の平面図、第２
図は断面図である。
て、第１図はＩＣにおける接合容量素子の平面図、第２
図は断面図である。
１はｐ””’ｍ Ｓ ｉ基板、２はｎ＋埋込層、このう
えにエピタキシャルｎ−３ｉ層が形成され、アイソレー
ション９層によって一つの島領域３をつくる。
えにエピタキシャルｎ−３ｉ層が形成され、アイソレー
ション９層によって一つの島領域３をつくる。
この島領域３内に２つの接合容ｉ′ＣＩ 、Ｃ！が形成
される。各接合容量Ｃ，，Ｃ，はそれぞれベース拡散９
層５と、９層５の一部に形成されたエミッタ拡散ｎ＋層
６からなる。各領域にはＡＡ（アルミニウム）電極７が
設けられ、これらＡｋ電極によって２つの接合容を素子
Ｃ，，Ｃ，は直列に接続される。
される。各接合容量Ｃ，，Ｃ，はそれぞれベース拡散９
層５と、９層５の一部に形成されたエミッタ拡散ｎ＋層
６からなる。各領域にはＡＡ（アルミニウム）電極７が
設けられ、これらＡｋ電極によって２つの接合容を素子
Ｃ，，Ｃ，は直列に接続される。
第３図は第１図、第２図で示した接合容量素子の等価の
回路図であり、接合容量素子Ｃ，，Ｃ。
回路図であり、接合容量素子Ｃ，，Ｃ。
の全接合容ｔＣは下式で表わされる。
Ｃ，Ｃ。
Ｃ，＝Ｃ，と丁ればＣ＝Ｃ，／２となり、Ｃ，＝Ｃ，＝
２Ｃとなるように容量素子Ｃ，，Ｃ，の占有面積が決定
されている。
２Ｃとなるように容量素子Ｃ，，Ｃ，の占有面積が決定
されている。
尚、図中端子Ａ、Ｂ間に電圧が印加される。
本発明において特徴的なことは、接合容量素子Ｃ＋、Ｃ
＊を直列接続したことにある。これにより、一つの島領
域に形成された本発明の全接合容量Ｃの耐圧ＶＢは、接
合容量素子Ｃ，，Ｃ２の個々ノ耐圧をＶＢ、、ＶＢ、（
ＶＢ、＝ＶＢ、）とするとＶＢ＝ＶＢ、ｘ２のように２
倍の耐圧が得られる。
＊を直列接続したことにある。これにより、一つの島領
域に形成された本発明の全接合容量Ｃの耐圧ＶＢは、接
合容量素子Ｃ，，Ｃ２の個々ノ耐圧をＶＢ、、ＶＢ、（
ＶＢ、＝ＶＢ、）とするとＶＢ＝ＶＢ、ｘ２のように２
倍の耐圧が得られる。
さらに、１つの容量にかかる印加電圧が小さいため、空
乏層の厚みが薄いので単位面積当りの容量値が大きい状
聾で容量として使用できるので容量面積を小さくできる
。
乏層の厚みが薄いので単位面積当りの容量値が大きい状
聾で容量として使用できるので容量面積を小さくできる
。
さらに、本発明の接合容量はＭＯ８容量で形成した場合
に比べ単位面積当たりの容量が４倍以上あるならば容量
素子のトータル面積をＭＯ３容量に比べて小さくするこ
とかできる。
に比べ単位面積当たりの容量が４倍以上あるならば容量
素子のトータル面積をＭＯ３容量に比べて小さくするこ
とかできる。
第５図は容量値Ｃを接合容量素子１つで形成した場合ｔ
ａｌとＭＯ３容量素子１つで形成した場合１ｂｌと本発
明を適用して形成した場合（ｃｌの占有面積について、
その基準を接合容量素子１つの占有面積Ｓ、ｎとして模
式的に表わしたものである。同図よりあきらかなように
本発明を適用した第５図ｉｃｌの場合、容量素子Ｃ，，
Ｃ，の占有面積はｚＳｐｎ＋２Ｓｐ、１＝ 、ｉｓ、ｎ
（ｓｓ、ｎ＝５ＭＯ８となり、ＭＯ８容量素子１つで形
成した場合より占有面積は縮少されている。
ａｌとＭＯ３容量素子１つで形成した場合１ｂｌと本発
明を適用して形成した場合（ｃｌの占有面積について、
その基準を接合容量素子１つの占有面積Ｓ、ｎとして模
式的に表わしたものである。同図よりあきらかなように
本発明を適用した第５図ｉｃｌの場合、容量素子Ｃ，，
Ｃ，の占有面積はｚＳｐｎ＋２Ｓｐ、１＝ 、ｉｓ、ｎ
（ｓｓ、ｎ＝５ＭＯ８となり、ＭＯ８容量素子１つで形
成した場合より占有面積は縮少されている。
また、本発明によれば２つの接合容−＃ Ｃｌ、Ｃｔを
同一島領域に形成することにより、島領域個別洗容量を
つくる場合に比して２つの容量間のスペースを節約する
ことができ小面積で形成することができ、したがってチ
ップコストを低減できる。
同一島領域に形成することにより、島領域個別洗容量を
つくる場合に比して２つの容量間のスペースを節約する
ことができ小面積で形成することができ、したがってチ
ップコストを低減できる。
ただし、一つの島領域に形成される２つの容量は必ずし
も同一容量である必要はなく又２個でなく２個以上の複
数個であってもよい。
も同一容量である必要はなく又２個でなく２個以上の複
数個であってもよい。
第４図は一つの島領域内に３個の接合容量を形成して直
列接続した場合の例を示す。この場合には各接合容量素
子Ｃ，，Ｃ，，Ｃ，の占有面積は３Ｓ、ｎだけ必要であ
るが３倍の耐圧が得られる。
列接続した場合の例を示す。この場合には各接合容量素
子Ｃ，，Ｃ，，Ｃ，の占有面積は３Ｓ、ｎだけ必要であ
るが３倍の耐圧が得られる。
１、直列に容量素子を接続することにより１つの容量素
子に印加される電圧を低くすることができ、全体の容量
素子の耐圧を同一容量値の接合容量素子の耐圧より向上
させることができる。
子に印加される電圧を低くすることができ、全体の容量
素子の耐圧を同一容量値の接合容量素子の耐圧より向上
させることができる。
２、印加される電圧が低いことより空乏層の厚みを薄く
して、単位面積当りの容量値を大きくするとともに、同
−島領域内に形成して容量素子の占有面積を同一容量値
のＭＯ８容量素子の占有面積より小さくてることができ
る。
して、単位面積当りの容量値を大きくするとともに、同
−島領域内に形成して容量素子の占有面積を同一容量値
のＭＯ８容量素子の占有面積より小さくてることができ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で拙々変更可能
である。
具体的に説明したが、本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で拙々変更可能
である。
本発明は微細化プロセスでつくられろバイポーラＩＣに
おける静電容量素子全般に適用することができる。
おける静電容量素子全般に適用することができる。
第１図乃至第２図は本発明の実施例を示し、第１図は接
合容量素子の平面図、Ｗ、２図は第１図の縦断面図であ
る。 第３図は第１図、第２図で示した接合容量素子に等価の
回路図である。 第４図は本発明の他の一実施例を示す接合容量るための
模式図である。 １・・・１型基板、２・・・ｎ＋埋込層、３・・・エピ
タキシャルｎ／ｌ（島領域）、４・・・アイソレーン３
フ０層、５・・・ペース拡散０層、６・・・エミッタ拡
散ｎ＋層。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ３ 図 Ａ（ｔ） Ｂ（−） 第 ４ 図 ＣＩ Ｃ２（Ｊ 第 ５ 図 （２）（ｂ） （ｃ）
合容量素子の平面図、Ｗ、２図は第１図の縦断面図であ
る。 第３図は第１図、第２図で示した接合容量素子に等価の
回路図である。 第４図は本発明の他の一実施例を示す接合容量るための
模式図である。 １・・・１型基板、２・・・ｎ＋埋込層、３・・・エピ
タキシャルｎ／ｌ（島領域）、４・・・アイソレーン３
フ０層、５・・・ペース拡散０層、６・・・エミッタ拡
散ｎ＋層。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ３ 図 Ａ（ｔ） Ｂ（−） 第 ４ 図 ＣＩ Ｃ２（Ｊ 第 ５ 図 （２）（ｂ） （ｃ）
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主表面において、他領域から電気的
に絶縁された一つの島領域を有し、前記島領域内に複数
の容量素子が隣接して配置されていることを特徴とする
容量素子。 ２、上記複数の容量素子は直列に接続されている特許請
求の範囲第１項記載の容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22181985A JPS6281747A (ja) | 1985-10-07 | 1985-10-07 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22181985A JPS6281747A (ja) | 1985-10-07 | 1985-10-07 | 容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281747A true JPS6281747A (ja) | 1987-04-15 |
Family
ID=16772682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22181985A Pending JPS6281747A (ja) | 1985-10-07 | 1985-10-07 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694450A1 (fr) * | 1992-07-30 | 1994-02-04 | Sgs Thomson Microelectronics | Condensateur en technologie CMOS. |
-
1985
- 1985-10-07 JP JP22181985A patent/JPS6281747A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694450A1 (fr) * | 1992-07-30 | 1994-02-04 | Sgs Thomson Microelectronics | Condensateur en technologie CMOS. |
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