JPS6273493A - イメ−ジ出力制御装置 - Google Patents
イメ−ジ出力制御装置Info
- Publication number
- JPS6273493A JPS6273493A JP21021185A JP21021185A JPS6273493A JP S6273493 A JPS6273493 A JP S6273493A JP 21021185 A JP21021185 A JP 21021185A JP 21021185 A JP21021185 A JP 21021185A JP S6273493 A JPS6273493 A JP S6273493A
- Authority
- JP
- Japan
- Prior art keywords
- image output
- signal
- address
- control section
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
不発明はイメージ出力制御装置、′＃にダイナミックＲ
ＡＭによるイメージメそりのリフレッシュ制御にＩ関す
るものである。
ＡＭによるイメージメそりのリフレッシュ制御にＩ関す
るものである。
（従来の技術）
第３図は従来のイメージ出力制御装置のブロック図でｈ
９．４４図ニ、−奴的なダイナミックＲＡＭの制御を表
すタイムチャートである。
９．４４図ニ、−奴的なダイナミックＲＡＭの制御を表
すタイムチャートである。
以下に、第３図と男４図を使用して従来のり一ド・ライ
ト制御及びリフレッシュ制御について説明する。
ト制御及びリフレッシュ制御について説明する。
中央処理制御部（以下ＣＰＵと略す）１からのり一ド・
ライト要求信号人が出されると、アービタ回ｗｒＩＯは
、リフレッシュ制御部３とイメージ出力側＠部５からの
メモリのアクセス要求ｌぎ号Ｂ。
ライト要求信号人が出されると、アービタ回ｗｒＩＯは
、リフレッシュ制御部３とイメージ出力側＠部５からの
メモリのアクセス要求ｌぎ号Ｂ。
Ｃとリード※ライト要Ｘｍ号人との排他処理ｔする。こ
の結果そのリード・ライト要求が受付けられると、アー
ビタ回路１０は、要求に対する応答ｇｉすＤを出力する
。リード・ライト制御部７は応答１８号りを受けて、リ
ード会ライトのタイミング信号Ｈ，Ｊ、Ｋを出力する。
の結果そのリード・ライト要求が受付けられると、アー
ビタ回路１０は、要求に対する応答ｇｉすＤを出力する
。リード・ライト制御部７は応答１８号りを受けて、リ
ード会ライトのタイミング信号Ｈ，Ｊ、Ｋを出力する。
その際ＯＰＵ １からのアドレス情報は、アドレスカウ
ンタ回路２金介して、アドレスバスＧに与えられる。ア
ドレスデコード回路９は、そのアドレス情報をデコード
して、イメージメモリ８に対してロウアドレスＭとカラ
ムアドレスＮｔ−与える。
ンタ回路２金介して、アドレスバスＧに与えられる。ア
ドレスデコード回路９は、そのアドレス情報をデコード
して、イメージメモリ８に対してロウアドレスＭとカラ
ムアドレスＮｔ−与える。
Ｊは凡人Ｓ信号（Ｒｏｗ人ｄｄｒｅｓｓ ５ｅｌｅｃｔ
） 、 Ｋは０ＡＳ１言号（Ｏｏｌｕｍｎ Ａｄｄｒｅ
ｓａ ５ｅｌｅｃｔ）、で６１゜それぞれの信号が出力
された時にＲλＭチップのロウアドレスＭ及びカラムア
ドレスＮが選択されて几ＡＭ全アクセスする。ＨはＷＦ
、信号（ＷｒｉｔｅＥｎａｂｌｅ）でろジ、このば号に
よりリードとライトが切り分けられ、データＰのリード
会ライトを行つ。
） 、 Ｋは０ＡＳ１言号（Ｏｏｌｕｍｎ Ａｄｄｒｅ
ｓａ ５ｅｌｅｃｔ）、で６１゜それぞれの信号が出力
された時にＲλＭチップのロウアドレスＭ及びカラムア
ドレスＮが選択されて几ＡＭ全アクセスする。ＨはＷＦ
、信号（ＷｒｉｔｅＥｎａｂｌｅ）でろジ、このば号に
よりリードとライトが切り分けられ、データＰのリード
会ライトを行つ。
す７レツシユ制御部３は、内部にタイマ金持２ていて、
ある一定の周期で、リフレッシュ要求信号Ｂを出力する
。
ある一定の周期で、リフレッシュ要求信号Ｂを出力する
。
アービタ回路１０により排ｌｔ！！感理され、リフレッ
シュ要求信号Ｂが受は付けられると、アービタ回路１０
は応答信号Ｅを出力する。
シュ要求信号Ｂが受は付けられると、アービタ回路１０
は応答信号Ｅを出力する。
リード舎ライト制御部７は、応答信号Ｅを受けて、リフ
レッシュのタイミング信号Ｊを出力する。
レッシュのタイミング信号Ｊを出力する。
その際、リフレッシュ制御部３たらのアドレス情報は、
アドレスカウンタ回路４を介して、アドレスバスＧに与
えられ、アドレスデコード回路９により、ロウアドレス
ＭとカラムアドレスＮにデコードされるが、ＲＡ８倍号
ＪによりロウアドレスＮのみ選択されて、ＲＡＭ′（ｆ
−アクセスして、リフレッシュを行う。
アドレスカウンタ回路４を介して、アドレスバスＧに与
えられ、アドレスデコード回路９により、ロウアドレス
ＭとカラムアドレスＮにデコードされるが、ＲＡ８倍号
ＪによりロウアドレスＮのみ選択されて、ＲＡＭ′（ｆ
−アクセスして、リフレッシュを行う。
一般的には、このＲＡＳ信号とロウアドレスの選択によ
りリフレッシュ制御全行なっている。例えばロウアドレ
スが１ビツトの開会には、７ビツトで生成されるすべて
のアドレス、即ち２５６アドレスのリフレッシュ’に６
る一定の時間内に行う必要がある。その際のアドレス制
御は、アドレスカウンタ４により連続的に行なわれる。
りリフレッシュ制御全行なっている。例えばロウアドレ
スが１ビツトの開会には、７ビツトで生成されるすべて
のアドレス、即ち２５６アドレスのリフレッシュ’に６
る一定の時間内に行う必要がある。その際のアドレス制
御は、アドレスカウンタ４により連続的に行なわれる。
イメージ出力制御部５の読出しのタイミングは。
ＯＰＵのリードのタイミングと同じでるるか、読出しの
アドレスが連続している点が異なっている。
アドレスが連続している点が異なっている。
（発明が解決しよりとする問題点）
最近、イメージ出力装置ｉｔは、より高速な装置が開始
されておりイメージメモリから出力装置へのｄ出しをよ
り高速に行つ必要が生じている。
されておりイメージメモリから出力装置へのｄ出しをよ
り高速に行つ必要が生じている。
この間」を解決するためには、データ読出し時に、読出
すデータ盪′ｆ、噌やす方法があるが、ある一定の時間
ごとにリフレッシュサイクルが入るため、必然的にｄ出
し速度には限界がｌａり、データを増やすために回路全
増やさなければならずコストも増えるという欠点がある
。
すデータ盪′ｆ、噌やす方法があるが、ある一定の時間
ごとにリフレッシュサイクルが入るため、必然的にｄ出
し速度には限界がｌａり、データを増やすために回路全
増やさなければならずコストも増えるという欠点がある
。
本発明は、上記の問題点′Ｉｔ解決するものであって簡
単な回路傳成でイメージメモリからイメージ出力装置へ
のデータ読出しをよす高速に行なえるような、イメージ
出力制御装置全提供する事を目的とするものである。
単な回路傳成でイメージメモリからイメージ出力装置へ
のデータ読出しをよす高速に行なえるような、イメージ
出力制御装置全提供する事を目的とするものである。
（問題点を解決するための手段）
本発明のイメージ出力制御装置は、イメージ出力装置に
転送するデータを展開するダイナミックＢλＭによるイ
メージメモリと、イメージ出力制御装置の全般を制御す
る中央処理制御部と、イメージメモリのリフレッシュの
制御を行うリフレッシュ制御部と、イメージメモリから
イメージ出力装置へのデータの出力の制御をするイメー
ジ出力部］御部と、前記中央処理制御部、リフレッシュ
制御部、イメージ出力制御部のそれぞれに対応したアド
レスカウンタと、イメージメモリのり一ド・ライトの制
御を行うリー）−″φライト制御部と２有していて、Ｉ
Ｊ ７レツシユ制御部とイメージ出力制御部とに共通の
アドレスカウンタ回路全使用すると共に、リフレッシュ
？１１１１＠部とイメージ出力？１ｉｌＪ ｍ部からの
メモリアクセスの要求信号の切替及び、要求信号に対す
る応答信号の切替全行う切替回路と、イメージ出力制御
部がイメージメモリを続出し中には、ｄ出し中のアドレ
ス空間以外のアドレス空間ラリ７ Ｖ ’） Ｖ ニー
ｊるためのタイミングコントロール回路とを備える事に
より構成される。
転送するデータを展開するダイナミックＢλＭによるイ
メージメモリと、イメージ出力制御装置の全般を制御す
る中央処理制御部と、イメージメモリのリフレッシュの
制御を行うリフレッシュ制御部と、イメージメモリから
イメージ出力装置へのデータの出力の制御をするイメー
ジ出力部］御部と、前記中央処理制御部、リフレッシュ
制御部、イメージ出力制御部のそれぞれに対応したアド
レスカウンタと、イメージメモリのり一ド・ライトの制
御を行うリー）−″φライト制御部と２有していて、Ｉ
Ｊ ７レツシユ制御部とイメージ出力制御部とに共通の
アドレスカウンタ回路全使用すると共に、リフレッシュ
？１１１１＠部とイメージ出力？１ｉｌＪ ｍ部からの
メモリアクセスの要求信号の切替及び、要求信号に対す
る応答信号の切替全行う切替回路と、イメージ出力制御
部がイメージメモリを続出し中には、ｄ出し中のアドレ
ス空間以外のアドレス空間ラリ７ Ｖ ’） Ｖ ニー
ｊるためのタイミングコントロール回路とを備える事に
より構成される。
（実施例）
以下図面を参照して本発明の詳細な説明する。
第１図は１本発明の一実施例のイメージ出力制御装置の
構成概要金示すブロック図でるり、第２図は、イメージ
出力制御部のｄ出し時のタイムチャートであって％説明
の便宜上ｉｉｆ！３図に示し交従来例の装置によるもの
と、本発明の実施例によるものと金並べて示したもので
るる。
構成概要金示すブロック図でるり、第２図は、イメージ
出力制御部のｄ出し時のタイムチャートであって％説明
の便宜上ｉｉｆ！３図に示し交従来例の装置によるもの
と、本発明の実施例によるものと金並べて示したもので
るる。
又、第１図の％部のイテ号が第３図の各部と同一の部分
は、同一の′ａ能を有するものでめる、不実施例におい
ては、イメージ出力制御ｓ５とリフレッシュ制御部３が
共通のアドレスカウンタ６を使用しており１例えばリフ
レッシュ制御部ＲるＷアドレス７ビツトで行う場合は、
その下位７ビツトが共通部分である。
は、同一の′ａ能を有するものでめる、不実施例におい
ては、イメージ出力制御ｓ５とリフレッシュ制御部３が
共通のアドレスカウンタ６を使用しており１例えばリフ
レッシュ制御部ＲるＷアドレス７ビツトで行う場合は、
その下位７ビツトが共通部分である。
本装置において、イメージ出力制御部５からリード要求
１百号Ｃが出ると、切替回路１２を介して。
１百号Ｃが出ると、切替回路１２を介して。
アービタ回ｗｒ１０により排他処理され、応答１ｇ号Ｑ
が出力される。切替ＩｇＩｌ！？）１２は、応答信号Ｑ
を受けて、イメージ出力制御部５が出力制御を終了する
までは、リフレッシュ制御部３からの要求信号をアービ
タ回＠１０に出力しないようにし、イメージ出力制御部
５からの要求信号０のみを出力し、又要求信号Ｂ、Ｏに
対する応答信号Ｉ！ｆ、Ｐ ｉ切替える回路である。
が出力される。切替ＩｇＩｌ！？）１２は、応答信号Ｑ
を受けて、イメージ出力制御部５が出力制御を終了する
までは、リフレッシュ制御部３からの要求信号をアービ
タ回＠１０に出力しないようにし、イメージ出力制御部
５からの要求信号０のみを出力し、又要求信号Ｂ、Ｏに
対する応答信号Ｉ！ｆ、Ｐ ｉ切替える回路である。
応答信号Ｑｔ−受は次切替回路１２は、イメージ出力制
御部５の要求信号Ｃに対すゐ応答信号Ｆを出力する。リ
ード・ライト制御回路７は、応答僅号Ｆｔ受けて、ＲＡ
８倍号Ｊ、Ｏ人Ｓ悟号Ｋを出力する。
御部５の要求信号Ｃに対すゐ応答信号Ｆを出力する。リ
ード・ライト制御回路７は、応答僅号Ｆｔ受けて、ＲＡ
８倍号Ｊ、Ｏ人Ｓ悟号Ｋを出力する。
その際のアドレスは、共通のアドレスカウンタ回路６を
介してアドレスバスＧに与えられ、アドバ 倍中止よＶ選択され、データＬが読出される。
介してアドレスバスＧに与えられ、アドバ 倍中止よＶ選択され、データＬが読出される。
この時、０人ＳｇＩ号タイミングコントロール回路１３
により、ａｊｆ、出し中のアドレス空間以外のアドレス
玉量にはＣ人Ｓ信号を出力しないようにして、ロウアド
レスの選択による制御を行なえば。
により、ａｊｆ、出し中のアドレス空間以外のアドレス
玉量にはＣ人Ｓ信号を出力しないようにして、ロウアド
レスの選択による制御を行なえば。
０人Ｓ［号が入っていないアドレス空間ｄ ＋）フレッ
シュされることになる。その曙のアドレスは、共通のア
ドレスカウンタを使用しているので、連続し几アドレス
をリフレッシュすることが可能でりる。
シュされることになる。その曙のアドレスは、共通のア
ドレスカウンタを使用しているので、連続し几アドレス
をリフレッシュすることが可能でりる。
；疋米例と不発明の実施例のタイムチャートを比べする
と、本発明の装置がイメージメモリｔ−読出し中は、見
かげ上リフレッシュ制御全行なっていないように見える
。
と、本発明の装置がイメージメモリｔ−読出し中は、見
かげ上リフレッシュ制御全行なっていないように見える
。
（兄明の効果）
以上に説明したように、本発明によれば、イメージ、メ
モリとリフレッシュ制御全並行して行うことにより、簡
単な回路構成で、イメージメモリからイメージ出力装置
へのデータの読出しをより高速に行なえるという効果が
ある。
モリとリフレッシュ制御全並行して行うことにより、簡
単な回路構成で、イメージメモリからイメージ出力装置
へのデータの読出しをより高速に行なえるという効果が
ある。
第１図は、本発明のイメージ出力制御装置のブロック図
、第２図は１本発明のイメージ出力制御装置と従来の装
置のタイミングチャート図、第３図は、従来のイメージ
出力制御装置のブロック図。 第４図は、ダイナミック几ＡＭのり一ド・ライト？＋７
！Ｉ御を表すタイミングチャート図である。 １・・・中央処理制御部（ＯＰＵ） ２．４．６・・・アドレスカウンタ回路 ′３・・・
す７レツシ工制御部 ５・・・イメージ出力制御部 ７・・・リード・ライト制御回路 ８・・・イメージメモリ ９・・・アドレスデコード回路 １０・・・アービタ回路 １１・・・イメージ出力装置 １２・・・切替回路
、第２図は１本発明のイメージ出力制御装置と従来の装
置のタイミングチャート図、第３図は、従来のイメージ
出力制御装置のブロック図。 第４図は、ダイナミック几ＡＭのり一ド・ライト？＋７
！Ｉ御を表すタイミングチャート図である。 １・・・中央処理制御部（ＯＰＵ） ２．４．６・・・アドレスカウンタ回路 ′３・・・
す７レツシ工制御部 ５・・・イメージ出力制御部 ７・・・リード・ライト制御回路 ８・・・イメージメモリ ９・・・アドレスデコード回路 １０・・・アービタ回路 １１・・・イメージ出力装置 １２・・・切替回路
Claims (1)
- イメージ出力装置に転送するデータを展開するダイナミ
ックＲＡＭによるイメージメモリと、イメージ出力制御
装置の全般を制御する中央処理制御部と、前記イメージ
メモリのリフレッシュの制御を行うリフレッシュ制御部
と、前記イメージメモリからイメージ出力装置へのデー
タの出力の制御をするイメージ出力制御部と、前記中央
処理制御部、リフレッシュ制御部、イメージ出力制御部
のそれぞれに対応したアドレスカウンタと、イメージメ
モリのリード・ライトの制御を行うリード・ライト制御
部とを有するイメージ出力制御装置に於て、前記リフレ
ッシュ制御部とイメージ出力制御部とに共通のアドレス
カウンタ回路を使用すると共に、リフレッシュ制御部と
イメージ出力制御部からのメモリアクセスの要求信号の
切替、及び、要求信号に対する応答信号の切替を行う切
替回路と、イメージ出力制御部がイメージメモリを読出
中には、読出し中のアドレス空間以外のアドレス空間を
リフレッシュするためのタイミングコントロール回路と
を具備したことを特徴とするイメージ出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21021185A JPS6273493A (ja) | 1985-09-25 | 1985-09-25 | イメ−ジ出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21021185A JPS6273493A (ja) | 1985-09-25 | 1985-09-25 | イメ−ジ出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273493A true JPS6273493A (ja) | 1987-04-04 |
Family
ID=16585627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21021185A Pending JPS6273493A (ja) | 1985-09-25 | 1985-09-25 | イメ−ジ出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219197A (ja) * | 1989-02-20 | 1990-08-31 | Hochiki Corp | 警報受信機 |
-
1985
- 1985-09-25 JP JP21021185A patent/JPS6273493A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219197A (ja) * | 1989-02-20 | 1990-08-31 | Hochiki Corp | 警報受信機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0138964B1 (en) | Apparatus for controlling access to a memory | |
| EP1936630B1 (en) | Memory device, memory controller and memory system | |
| US6104417A (en) | Unified memory computer architecture with dynamic graphics memory allocation | |
| JP2534757B2 (ja) | リフレッシュ回路 | |
| JPH11149775A (ja) | メモリ選択回路及び半導体メモリ装置 | |
| EP0375121A3 (en) | Method and apparatus for efficient dram control | |
| US6829184B2 (en) | Apparatus and method for encoding auto-precharge | |
| JPS6273493A (ja) | イメ−ジ出力制御装置 | |
| JP2000187983A (ja) | メモリ装置 | |
| JPH11339473A (ja) | グローバルｉ／ｏ線の割り付け方法、及び半導体記憶装置、並びにデータ処理装置 | |
| JPS626482A (ja) | 半導体記憶装置 | |
| JP2757790B2 (ja) | メモリ制御装置 | |
| JPS6182588A (ja) | 半導体記憶装置 | |
| JPH0628850A (ja) | ダイナミックｒａｍの制御回路 | |
| JP2923330B2 (ja) | Ｒｉｓｃプロセッサのメモリアクセス制御回路 | |
| JPH09134598A (ja) | 半導体記憶装置 | |
| JPH0525331B2 (ja) | ||
| KR890008560Y1 (ko) | Dram 타이밍 발생기 | |
| JPH06325570A (ja) | ダイナミックメモリリフレッシュ回路 | |
| JPH0325790A (ja) | 記憶装置 | |
| JPH09120680A (ja) | 集積度を高めた半導体メモリ装置 | |
| JPS6231091A (ja) | ダイナミツクメモリのリフレツシユ制御方式 | |
| JPH0344887A (ja) | Ｄｒａｍ制御方式、記憶装置および、情報処理装置 | |
| JPS63316398A (ja) | ランダムアクセス可能なメモリ装置 | |
| JPS62298091A (ja) | リフレツシユ制御方式 |