JPS6266657A - 相補型ＧａＡｓ論理集積回路 - Google Patents
相補型ＧａＡｓ論理集積回路Info
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- JPS6266657A JPS6266657A JP20531885A JP20531885A JPS6266657A JP S6266657 A JPS6266657 A JP S6266657A JP 20531885 A JP20531885 A JP 20531885A JP 20531885 A JP20531885 A JP 20531885A JP S6266657 A JPS6266657 A JP S6266657A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧａＡｓを用いた基本論理回路に係り、特に
ＰチャネルＧａＡｓＦＥＴとｎチャネルＧａＡｓ１’Ｅ
Ｔを用いた相補型Ｇ ａ Ａ ｓ論理集積回路に関する
。
ＰチャネルＧａＡｓＦＥＴとｎチャネルＧａＡｓ１’Ｅ
Ｔを用いた相補型Ｇ ａ Ａ ｓ論理集積回路に関する
。
近年、超高速、低消費電力の特性を有する０ａＡｓ Ｉ
Ｃが各所で精力的に研究されている。
Ｃが各所で精力的に研究されている。
このＧａＡｓ ＩＣの高速性を電子システムとして活
かすには、ＩＣの高集樗化が重要である。そのためには
、基本論理ゲート回路として低消輩電力のものが必須と
なる。ＤＣＦＬ （１）ｉｒｅｃｔ −Ｃｏｕｐｌｅｄ
Ｆ）；Ｔ Ｌｏｇｉｃ）と呼ばれる回路は、この
ための最も有力な回路とされ、すでに当量節を基本とし
たＬＳＩ レベルの（）ａＡｓＩＣが試作されるに至っ
ている。しかし、ＤＣＦＬ回路は、第３図に示すように
ＥＦｈ、Ｔａ２のゲートに高レベルを加えると、ｌ’３
源ＶＤＤから負荷ＤＩＴ ３２．ドライバＥＦＥＴ３１
を通ってグラウンドに電流が流れるし、又、Ｅ）Ｅ′１
１３１のゲートに低レベルが加わると、出力が高レベル
になるが、この出力電位が次段の等価人力ダイオードリ
によるクランプ電圧より大キイト、やはＦＪｍｍＶｎｎ
からｉｋｉＤＦｇＴ３２、ダイオード３３を通って
グラウンドに電流が流れる。
かすには、ＩＣの高集樗化が重要である。そのためには
、基本論理ゲート回路として低消輩電力のものが必須と
なる。ＤＣＦＬ （１）ｉｒｅｃｔ −Ｃｏｕｐｌｅｄ
Ｆ）；Ｔ Ｌｏｇｉｃ）と呼ばれる回路は、この
ための最も有力な回路とされ、すでに当量節を基本とし
たＬＳＩ レベルの（）ａＡｓＩＣが試作されるに至っ
ている。しかし、ＤＣＦＬ回路は、第３図に示すように
ＥＦｈ、Ｔａ２のゲートに高レベルを加えると、ｌ’３
源ＶＤＤから負荷ＤＩＴ ３２．ドライバＥＦＥＴ３１
を通ってグラウンドに電流が流れるし、又、Ｅ）Ｅ′１
１３１のゲートに低レベルが加わると、出力が高レベル
になるが、この出力電位が次段の等価人力ダイオードリ
によるクランプ電圧より大キイト、やはＦＪｍｍＶｎｎ
からｉｋｉＤＦｇＴ３２、ダイオード３３を通って
グラウンドに電流が流れる。
通常、電源電圧ＶＤＤ はこの高レベル出力電位がク
ランプ電圧より大きくなるように設定される。
ランプ電圧より大きくなるように設定される。
従って、Ｌ）ＣＦＬ回路は常に電源より電流が流れる状
態で動作しているといえる。つまり電力消費が常に行な
われており、低消＊電力化には限界がある０Ｌ）ＣＦＬ
より更に低消費電力回路を実現するには、８ｉＣＭＯ８
に代表される相補抛回路をＧａ人ｓ上に実現するしかな
い。
態で動作しているといえる。つまり電力消費が常に行な
われており、低消＊電力化には限界がある０Ｌ）ＣＦＬ
より更に低消費電力回路を実現するには、８ｉＣＭＯ８
に代表される相補抛回路をＧａ人ｓ上に実現するしかな
い。
ＧａＡｓ用にも既に相補型回路が提案されており、その
構成を第４図（ａ）に示す。
構成を第４図（ａ）に示す。
この図においてりはｎチャネルＦ ｉ４’ｌ’ 、４２
はｐチャネルＦ ｈｉ Ｔである。第４図（ｂ）には、
その人出力伝達特性を示す。Ｆ ｇ Ｔは、メタルショ
ットキー接合型ノＦＮ’ｌ’ （Ｍ１３８Ｆｇ’ｒ）ま
たはＰ −ｎ接合型ＦＥＴｒあるため、入力電１）：
Ｖ ｉ ｎが高レベルあるいは低レベルの場合出力電Ｆ
Ｅ、Ｖｏｖｔは、次段のＦＥＴのゲート・ソース間又は
ゲート・ドレイン間のダイオードに順方向電流が流れ、
このクランプ効果により、ある１１１ＥＥにクランプさ
れる。このクランプ電圧は、ＧａＡｓ ＭＥ８Ｆ’ＥＴ
の場合ｎチャネル形で約０．７ Ｖ、 Ｐチ？＊＃形テ
０．５〜０．６５Ｖｍ度（０，６０Ｖ典型）である。従
って、ＭＥ’ＩＰＥＴを用いた相補形Ｇ ａ Ａ ｓ
論理回路（Ｃｏｍｐ １ ｅｍｅ ｔ ａ ｒ ｙ Ｍ
ＥＳＰＥＴＬｏｇｉｃ Ｃ１ｒｃｕｉｔ）以下ＣＭＢ
Ｓ論理回路を呼ぶにおいて１１源’ＭＥＥＥをｖｐＤと
するとクランプ効果によ’Ｑ低レベル、４ｆ、（−Ｖ
Ｄ Ｄ Ｏ，６０） Ｖ １ｉｉｔ レヘＡ／ ＋１
ｓＯ３７■となる。第４図（ｂ）は、ＶＤＤ＝０．７５
Ｖの時の入出力伝達特性であるが、低レベルは、Ｐチャ
ネ／＆／ＦＢＴＪＬｌのゲート・ドレイン間ダイオード
のクランプ効果により約０．ｘ５Ｖ、また高レベルは、
ｎチャネルＰＥ′Ｉｌムのゲート・ソース間ダイオード
のクランプ効果により約０．７Ｖとなり、８ｉ−０ＭＯ
８で得られている高レベル＝Ｖｐｎ、低レベル＝０とい
う大きな論理派幅及びノイズマージンを得） ２
１ ；Ｃｈ ｂ“″″′１′１パ・ＣＦ） ？ ？ ＞
２効１“１１！きる状態では、を源ＶＤＤから常に電
流が流れ出１ 、、、ａカフ、□−ア５．６ ｔｒ
＞ ｒ ｓ。工□よ１ は言えない。そして、クラ
ンプ効果が起きる状態ｌ すなわちＶＤ３）＝０．
６５Ｖ以上にすると入出力伝達特性が″畦源寛王に強く
依存するようになり、システム的にも好ましくないため
、電源電圧ＶＩ）Ｄは０．６５１ Ｖ以下の小さな
論理Ｉの領域に制限されてしま浅 う。このように
従来のＣＭＥＳ論理回路は、電源電圧の低さ、そしてそ
れにともなう小さなノイズマージン（ＮＯｉｓｅ Ｍ
ａｖｇｉｎ）あるいはＪ！理振幅１ 等相補型動作
の長所が全く生かされていない。
はｐチャネルＦ ｈｉ Ｔである。第４図（ｂ）には、
その人出力伝達特性を示す。Ｆ ｇ Ｔは、メタルショ
ットキー接合型ノＦＮ’ｌ’ （Ｍ１３８Ｆｇ’ｒ）ま
たはＰ −ｎ接合型ＦＥＴｒあるため、入力電１）：
Ｖ ｉ ｎが高レベルあるいは低レベルの場合出力電Ｆ
Ｅ、Ｖｏｖｔは、次段のＦＥＴのゲート・ソース間又は
ゲート・ドレイン間のダイオードに順方向電流が流れ、
このクランプ効果により、ある１１１ＥＥにクランプさ
れる。このクランプ電圧は、ＧａＡｓ ＭＥ８Ｆ’ＥＴ
の場合ｎチャネル形で約０．７ Ｖ、 Ｐチ？＊＃形テ
０．５〜０．６５Ｖｍ度（０，６０Ｖ典型）である。従
って、ＭＥ’ＩＰＥＴを用いた相補形Ｇ ａ Ａ ｓ
論理回路（Ｃｏｍｐ １ ｅｍｅ ｔ ａ ｒ ｙ Ｍ
ＥＳＰＥＴＬｏｇｉｃ Ｃ１ｒｃｕｉｔ）以下ＣＭＢ
Ｓ論理回路を呼ぶにおいて１１源’ＭＥＥＥをｖｐＤと
するとクランプ効果によ’Ｑ低レベル、４ｆ、（−Ｖ
Ｄ Ｄ Ｏ，６０） Ｖ １ｉｉｔ レヘＡ／ ＋１
ｓＯ３７■となる。第４図（ｂ）は、ＶＤＤ＝０．７５
Ｖの時の入出力伝達特性であるが、低レベルは、Ｐチャ
ネ／＆／ＦＢＴＪＬｌのゲート・ドレイン間ダイオード
のクランプ効果により約０．ｘ５Ｖ、また高レベルは、
ｎチャネルＰＥ′Ｉｌムのゲート・ソース間ダイオード
のクランプ効果により約０．７Ｖとなり、８ｉ−０ＭＯ
８で得られている高レベル＝Ｖｐｎ、低レベル＝０とい
う大きな論理派幅及びノイズマージンを得） ２
１ ；Ｃｈ ｂ“″″′１′１パ・ＣＦ） ？ ？ ＞
２効１“１１！きる状態では、を源ＶＤＤから常に電
流が流れ出１ 、、、ａカフ、□−ア５．６ ｔｒ
＞ ｒ ｓ。工□よ１ は言えない。そして、クラ
ンプ効果が起きる状態ｌ すなわちＶＤ３）＝０．
６５Ｖ以上にすると入出力伝達特性が″畦源寛王に強く
依存するようになり、システム的にも好ましくないため
、電源電圧ＶＩ）Ｄは０．６５１ Ｖ以下の小さな
論理Ｉの領域に制限されてしま浅 う。このように
従来のＣＭＥＳ論理回路は、電源電圧の低さ、そしてそ
れにともなう小さなノイズマージン（ＮＯｉｓｅ Ｍ
ａｖｇｉｎ）あるいはＪ！理振幅１ 等相補型動作
の長所が全く生かされていない。
□
：、〔発明の目的〕
１ 本、明４．従来。。やＥｓ論理回路。７１、
論理振幅、小ノイズマージンという欠点に含みなされた
もので、新規な相補型（Ｊ ａ Ａ ｓ 論理集積回路
を提供する」 ことを目的とする。
論理振幅、小ノイズマージンという欠点に含みなされた
もので、新規な相補型（Ｊ ａ Ａ ｓ 論理集積回路
を提供する」 ことを目的とする。
本発明は、ＣＭＥ８飾理回路な構成するｎチャネｙＦＥ
Ｔ（第一のＧａＡｓ ＦＥＴ） およびＰ＋ヤ＊、
ＦＦ１Ｔ（第二のＧａＡｓ ＦＥＴ）ｃ＋）他に、前
記第一のＧ息λｓ ＦＢＴおよび第二のＧａＡｓ ＦＥ
Ｔ のそれぞれのゲートと信号入力端の間に論理振幅拡
大のためにＧａＡｓダイオードを接続することにより基
本論理ゲートを構成することをその要旨とする。
Ｔ（第一のＧａＡｓ ＦＥＴ） およびＰ＋ヤ＊、
ＦＦ１Ｔ（第二のＧａＡｓ ＦＥＴ）ｃ＋）他に、前
記第一のＧ息λｓ ＦＢＴおよび第二のＧａＡｓ ＦＥ
Ｔ のそれぞれのゲートと信号入力端の間に論理振幅拡
大のためにＧａＡｓダイオードを接続することにより基
本論理ゲートを構成することをその要旨とする。
本発明によれば、前記ＧａＡ１ダイオードとして例えば
前記ＥＦＥＴのゲート・ソース間ダイオードとほぼ同様
の特性を有するものを用いることにより、従来のＣＭＥ
８論理回路の場合に比べ、論理振幅とノイズマージンの
増大が図られるという効果をもたらす。
前記ＥＦＥＴのゲート・ソース間ダイオードとほぼ同様
の特性を有するものを用いることにより、従来のＣＭＥ
８論理回路の場合に比べ、論理振幅とノイズマージンの
増大が図られるという効果をもたらす。
次に本発明の実施例を図面を参照しながら具体的に説明
する。
する。
第１図に本発明の基本となる回路を示す。
ｎチャネル°ノーマリオｙｋ’ＥＴ１１とＰチャネルノ
ーマリオフＦＥＴ１２が接続されて相補型のインバータ
を構成することは、通常の相補型Ｇ ａ Ａ ｓ論理回
路と同じであるが、ｎチャネルノーマリオフＦＥＴＩＩ
と、ＰチャネルノーマリオフＦＥＴ１２のゲートにそれ
ぞれＧａＡｓダイオード１３Ｓ１４が接続され、信号入
力端Ｖｉｎと継がっている。
ーマリオフＦＥＴ１２が接続されて相補型のインバータ
を構成することは、通常の相補型Ｇ ａ Ａ ｓ論理回
路と同じであるが、ｎチャネルノーマリオフＦＥＴＩＩ
と、ＰチャネルノーマリオフＦＥＴ１２のゲートにそれ
ぞれＧａＡｓダイオード１３Ｓ１４が接続され、信号入
力端Ｖｉｎと継がっている。
ここでＦＥＴはメタルショットキー接合型のＦＥＴ（Ｍ
Ｅ８ＦＥＴ）とし、それぞれのゲート幅、ゲート長さは
等しい。また、ダイオード１３．１４の特性は、チャネ
ルノーマリオフ ＦＥＴ １１、Ｐチャネルノーマリオ
フＦ Ｂ ’ｒ １２のゲート・ソース間ダイオードと
それぞれ同一になるようにしである。この時、この回路
構成では、入力端の電圧をＶｉＮとすると、ｎチャネル
ノーマリオフ ＦＥＴＩＩのゲートソース間電圧、及び
ＰチャネルノーマリオフＦＥＴ２１のゲートドレイン間
ｖＬｉｌＥは、それぞれＶ ｉ ｎ ／ ７．、（Ｖ
ｉ ｎ−ＶＤＤ）／２となる。従って、電源ＩＥ圧ＶＤ
Ｄ をＰ型ショットキー接合の立ち上り＊ＦＥの２倍
である１、３Ｖ以下で用いると、クランプ効果が起こら
ず出力電圧Ｖｏｕｔは低レベルでＯ■、高レベルでＶＤ
Ｄとなる。このようになればＳｉ−ＣＭＯ−８とほぼ同
じ相補形動作が行なえ、従来のＣ：ＭｂＳで問題となっ
ていたダイオードクランプ効果あるいは小さな論理振幅
、小さなノイズマージンといった間亀は、解決される。
Ｅ８ＦＥＴ）とし、それぞれのゲート幅、ゲート長さは
等しい。また、ダイオード１３．１４の特性は、チャネ
ルノーマリオフ ＦＥＴ １１、Ｐチャネルノーマリオ
フＦ Ｂ ’ｒ １２のゲート・ソース間ダイオードと
それぞれ同一になるようにしである。この時、この回路
構成では、入力端の電圧をＶｉＮとすると、ｎチャネル
ノーマリオフ ＦＥＴＩＩのゲートソース間電圧、及び
ＰチャネルノーマリオフＦＥＴ２１のゲートドレイン間
ｖＬｉｌＥは、それぞれＶ ｉ ｎ ／ ７．、（Ｖ
ｉ ｎ−ＶＤＤ）／２となる。従って、電源ＩＥ圧ＶＤ
Ｄ をＰ型ショットキー接合の立ち上り＊ＦＥの２倍
である１、３Ｖ以下で用いると、クランプ効果が起こら
ず出力電圧Ｖｏｕｔは低レベルでＯ■、高レベルでＶＤ
Ｄとなる。このようになればＳｉ−ＣＭＯ−８とほぼ同
じ相補形動作が行なえ、従来のＣ：ＭｂＳで問題となっ
ていたダイオードクランプ効果あるいは小さな論理振幅
、小さなノイズマージンといった間亀は、解決される。
また本回路においては、完全な相補型動作による低消９
％力化が図れる。
％力化が図れる。
一方、第２図に示すように、ゲート一段当りの伝達遅延
時間ｔｐｄをより速くするために、ＰチャネルＧａＡｓ
Ｍｇ２ ＦＥＴ２２をノーマリオン形にすることもで
きる。
時間ｔｐｄをより速くするために、ＰチャネルＧａＡｓ
Ｍｇ２ ＦＥＴ２２をノーマリオン形にすることもで
きる。
この場合、消費電力は少し大きくなり、完全な相補型動
作ではなくなるが、伝達遅延時間＋ｐｄは、ｎ チーｙ
ネルＧａＡｓ ＭＥ８Ｆ’ＦｉＴを用いたＤＣＦＬ回
路に対し約３倍程度まで改善される。
作ではなくなるが、伝達遅延時間＋ｐｄは、ｎ チーｙ
ネルＧａＡｓ ＭＥ８Ｆ’ＦｉＴを用いたＤＣＦＬ回
路に対し約３倍程度まで改善される。
以上のような１本発明−回路の基本動作とスイッチング
性能を確認するため、第１図、第２図、第４図に示す基
本インバータとこれらを用いた２５段リングオシレータ
を試作した。
性能を確認するため、第１図、第２図、第４図に示す基
本インバータとこれらを用いた２５段リングオシレータ
を試作した。
ＦＩＴのゲート、ダイオードの接合は、シ曹ットキー接
合タイプとした。まず、半絶縁性ＧａＡｓ基板にｓ士イ
オンを５０ＫｅＶで２ＸＩＯ’ｄ選択イ＋ オン注入し、ｎチャネルを次にＢｅイオンを３０Ｋ。■
で５ Ｘ Ｌｏｌｌ ｄ選択イオン注入しＳＰチャネ′
を形成する。このあとＡｓＨ，（１％）−１−Ａｒの雰
囲気下で８５０ＱＣＳ１５分間のキャップレスアニール
を行なった。さらにゲート金属としてＷＮを反応性スパ
ッタにより堆積し、 Ｉ４ＭＩＥにより加工してゲート
電極としたう このゲート電極にセル７アラインでｎチ
ャネルＦＥＴのソース、ドレイン領域に＋ Ｓｉイオンを１２０ＫｅＶで３×１０１ｓｃ−注入し、
Ｐ形Ｆ Ｅ ’ｌ’のソース、ドレイン領域にＭＴイオ
ン を１００ＫｅＶ ｒ Ｉ Ｘ １０１８ ｃｒｒｆ
”注入した。次にＰ２Ｏ膜により７４０’Ｃ，４秒のラ
ンプアニールを行なった。ＰチャネルＦＥＴのソース・
ドレイン領域にＡｕＺｎ／Ａｕを形成し、４００°Ｃ４
分間の熱処理を行ない、さらにｎチャネルＦＥＴのソー
ス・ドレイン領域ニＡ ｕ Ｇ ｅ ／ Ａ ｕを形成
し４００°０８分間の熱処理を行なった。このようにし
て作製したデバイスの寸法を第１表に、そしてゲート長
１０μｍのときの諸性能を第２表に示す。（１：、Ａ−
ｉ”乍自）第 １ 表 第 ２ 表 また、このときのＰチャネルＦＥＴのしきい値電圧は、
第１図、第２図に示す回路ではノーマリオフ形”Ｃ’
−０，２Ｖ 、 ／−ｖ ！Ｊ ：Ｉｒ ン形テ＋０．
２Ｖ〜＋０．３Ｖ。
合タイプとした。まず、半絶縁性ＧａＡｓ基板にｓ士イ
オンを５０ＫｅＶで２ＸＩＯ’ｄ選択イ＋ オン注入し、ｎチャネルを次にＢｅイオンを３０Ｋ。■
で５ Ｘ Ｌｏｌｌ ｄ選択イオン注入しＳＰチャネ′
を形成する。このあとＡｓＨ，（１％）−１−Ａｒの雰
囲気下で８５０ＱＣＳ１５分間のキャップレスアニール
を行なった。さらにゲート金属としてＷＮを反応性スパ
ッタにより堆積し、 Ｉ４ＭＩＥにより加工してゲート
電極としたう このゲート電極にセル７アラインでｎチ
ャネルＦＥＴのソース、ドレイン領域に＋ Ｓｉイオンを１２０ＫｅＶで３×１０１ｓｃ−注入し、
Ｐ形Ｆ Ｅ ’ｌ’のソース、ドレイン領域にＭＴイオ
ン を１００ＫｅＶ ｒ Ｉ Ｘ １０１８ ｃｒｒｆ
”注入した。次にＰ２Ｏ膜により７４０’Ｃ，４秒のラ
ンプアニールを行なった。ＰチャネルＦＥＴのソース・
ドレイン領域にＡｕＺｎ／Ａｕを形成し、４００°Ｃ４
分間の熱処理を行ない、さらにｎチャネルＦＥＴのソー
ス・ドレイン領域ニＡ ｕ Ｇ ｅ ／ Ａ ｕを形成
し４００°０８分間の熱処理を行なった。このようにし
て作製したデバイスの寸法を第１表に、そしてゲート長
１０μｍのときの諸性能を第２表に示す。（１：、Ａ−
ｉ”乍自）第 １ 表 第 ２ 表 また、このときのＰチャネルＦＥＴのしきい値電圧は、
第１図、第２図に示す回路ではノーマリオフ形”Ｃ’
−０，２Ｖ 、 ／−ｖ ！Ｊ ：Ｉｒ ン形テ＋０．
２Ｖ〜＋０．３Ｖ。
ｎチャネルＦＥＴのしきい値電圧は、＋０．２５Ｖ、さ
らに第４図（ａ）に示す回路では、ＰチャネルＦＥＴの
しきい値１ｔＥＥは一〇、ＩＶｎ形Ｆ ｇ Ｔ ノＬ、
ｔイ値電圧は＋〇、ＩＶであった。
らに第４図（ａ）に示す回路では、ＰチャネルＦＥＴの
しきい値１ｔＥＥは一〇、ＩＶｎ形Ｆ ｇ Ｔ ノＬ、
ｔイ値電圧は＋〇、ＩＶであった。
このようにして得られた回路につき、入力−出力のトラ
ンスファーカーブを求めたところ第５図及び第４図（ｂ
）のようになった。
ンスファーカーブを求めたところ第５図及び第４図（ｂ
）のようになった。
但し、次段には同じインバータを接続しである。
ｆｉ ４ 図（ｂ） ハ、８４図（ａ）のＣＭＥ８回路
、第５図（ａ）は、第１図の回路、第５図（ｂ）は、第
２図の回路にそれぞれ対応するトランスファーカーブの
測定結果である。第４図（ａ）のＣＭＥ８回路に比べ、
第１図、第２図の回路は、出力の高レベル電位ＶＨ＝ｔ
、２Ｙ。
、第５図（ａ）は、第１図の回路、第５図（ｂ）は、第
２図の回路にそれぞれ対応するトランスファーカーブの
測定結果である。第４図（ａ）のＣＭＥ８回路に比べ、
第１図、第２図の回路は、出力の高レベル電位ＶＨ＝ｔ
、２Ｙ。
低レベル電位Ｖｚ−；ＯＶとほぼ相補形の動作をし、論
理振幅、ノイズマージン共に大きくなったことが明らか
である。
理振幅、ノイズマージン共に大きくなったことが明らか
である。
次にリングオシレータの測定結果について述べる。リン
ダオシレータ測定は、それを構成する基本インバータの
スイッチング特性を判定する最も信頼性の高い方法とし
て一般に用いられている。
ダオシレータ測定は、それを構成する基本インバータの
スイッチング特性を判定する最も信頼性の高い方法とし
て一般に用いられている。
その発振周期からインバータ即ち、基本的論理ゲートの
伝達遅延時間が明らかとなるし、リングオシレータに供
給される直流電力は各インバータで消費される電力の総
和であり、論理ゲート当りの消費電力がわかる。又、多
段のリングオシレータは高速で起きるスイッチング現象
を、時間軸をのばして見ることに相当し、測定糸のカッ
トオフ周波数以下で波形観測できるため論理振幅を測定
することが容易になる。第３表に第１図、第２図および
第４図の回路を基本インバータとした２５段リングオシ
レータから得−られた各インバータの特性を示す。（塾
人Ｔ、余色） 第 ３ 表 この結果より、第１図の回路では、第４図に示す従来の
ＣＭＥ８回路に対し消費電力Ｐｄが・第２図の回路では
、伝達遅延時間＋Ｐｄが改善されている。また、各回路
の性能を示す指標である＋１）ｄＰｄ損では、いずれも
従来のＣＭＥ８回路より優れた結果が得られている。
伝達遅延時間が明らかとなるし、リングオシレータに供
給される直流電力は各インバータで消費される電力の総
和であり、論理ゲート当りの消費電力がわかる。又、多
段のリングオシレータは高速で起きるスイッチング現象
を、時間軸をのばして見ることに相当し、測定糸のカッ
トオフ周波数以下で波形観測できるため論理振幅を測定
することが容易になる。第３表に第１図、第２図および
第４図の回路を基本インバータとした２５段リングオシ
レータから得−られた各インバータの特性を示す。（塾
人Ｔ、余色） 第 ３ 表 この結果より、第１図の回路では、第４図に示す従来の
ＣＭＥ８回路に対し消費電力Ｐｄが・第２図の回路では
、伝達遅延時間＋Ｐｄが改善されている。また、各回路
の性能を示す指標である＋１）ｄＰｄ損では、いずれも
従来のＣＭＥ８回路より優れた結果が得られている。
以上のように、本発明回路を用いれば、ＱａＡｓ ＩＣ
の低消費１区カ化に著しく貢献し、ＧａＡｓＩＣの実用
性を向上させるため大きな効果をもたらす。
の低消費１区カ化に著しく貢献し、ＧａＡｓＩＣの実用
性を向上させるため大きな効果をもたらす。
第１図及び第２図は、本発明の基本となる回路構成を示
す図、第３図は従来のＤ ＣＦ Ｌ回路を示す図、第４
図は従来の相補型Ｍｈ２８回路及びその人出力伝達特性
を示す図、第５図は第１図、第２図の回路についての入
出力伝達特性の比較して示す図である。′ １１・・・ｎチャネルノーマリオフＦＥＴ。 １２・・・ＰチャネルノーマリオフＦＥＴ。 １３．１４−ＧａＡＳ ！イ、？−）’。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 第 ２ 図
第 ３ 図 θ’５ ／、０ ／・５ Ｖｔｎ ＣＶ） （Ｊｌ） θ、５ ／、０ ７．５ ■ｉｎ （Ｖ） ＜ｂ）
す図、第３図は従来のＤ ＣＦ Ｌ回路を示す図、第４
図は従来の相補型Ｍｈ２８回路及びその人出力伝達特性
を示す図、第５図は第１図、第２図の回路についての入
出力伝達特性の比較して示す図である。′ １１・・・ｎチャネルノーマリオフＦＥＴ。 １２・・・ＰチャネルノーマリオフＦＥＴ。 １３．１４−ＧａＡＳ ！イ、？−）’。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １ 図 第 ２ 図
第 ３ 図 θ’５ ／、０ ／・５ Ｖｔｎ ＣＶ） （Ｊｌ） θ、５ ／、０ ７．５ ■ｉｎ （Ｖ） ＜ｂ）
Claims (3)
- （１）ＰチャンネルＧａＡｓＦＥＴとｎチャンネルＧａ
ＡｓＦＥＴからなる相補型ＧａＡｓ論理集積回路におい
て、ＰチャンネルＧａＡｓＦＥＴのゲートと信号入力端
の間に入力信号が、低レベルのとき順方向バイアスとな
る極性でＧａＡｓダイオードを接続し、ｎチャネルＧａ
ＡｓＦＥＴのゲートと信号入力端の間に入力信号が高レ
ベルのとき順方向バイアスとなる極性でＧａＡｓダイオ
ードが接続されていることを特徴とする相補型ＧａＡｓ
論理集積回路。 - （２）ＰチャネルＧａＡｓＦＥＴは、ノーマリオフ型、
ｎチャネルＧａＡｓＦＥＴは、ノーマリオフ型のＦＥＴ
で構成した特許請求の範囲第１項記載の相補型ＧａＡｓ
論理集積回路。 - （３）ＰチャネルＧａＡｓＦＥＴはノーマリオン型、ｎ
チャネルＧａＡｓＦＥＴはノーマリオフ型のＦＥＴで構
成した特許請求範囲第１項記載の相補型ＧａＡｓ論理集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20531885A JPS6266657A (ja) | 1985-09-19 | 1985-09-19 | 相補型ＧａＡｓ論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20531885A JPS6266657A (ja) | 1985-09-19 | 1985-09-19 | 相補型ＧａＡｓ論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266657A true JPS6266657A (ja) | 1987-03-26 |
Family
ID=16504962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20531885A Pending JPS6266657A (ja) | 1985-09-19 | 1985-09-19 | 相補型ＧａＡｓ論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200457895Y1 (ko) * | 2010-07-28 | 2012-01-12 | 박효준 | 관로 설치용 케이블 보호구 |
-
1985
- 1985-09-19 JP JP20531885A patent/JPS6266657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200457895Y1 (ko) * | 2010-07-28 | 2012-01-12 | 박효준 | 관로 설치용 케이블 보호구 |
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