JPS6266432U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の比較器（一実施例）の構成を
示す図、第２図は同、各部の出力の関係を示す図
、第３図は従来の比較器の構成を示す図、第４図
は同、各部の出力の関係を示す図である。 １，２……第１、第２のカウンタ、４……絶対
値比較器、５，６……第１、第２のフリツプフロ
ツプ回路、７……ＡＮＤ回路、８……ワンシヨツ
トマルチバイブレータ。

Claims (1)

1. 【実用新案登録請求の範囲】 下記の(イ)〜(ヘ)の構成要件、 (イ) 第１のパルス信号をカウントし、 〔ＡｎＡｎ‐１……Ａ２Ａ１〕 なるカウンタ出力を出力するｎビツトの第１の
   カウンタ１。 (ロ) 第２のパルス信号をカウントし、 〔ＢｎＢｎ‐１……Ｂ２Ｂ１〕 なるカウンタ出力を出力するｎビツトの第２の
   カウンタ２。 (ハ) 上記第１のカウンタ１のカウンタ出力が入
   力される第１の入力部と上記第２のカウンタ２の
   カウンタ出力が入力される第２の入力部を具備し
   、上記第１、第２のカウンタ１，２のカウンタ出
   力を比較する（ｎ＋１）ビツトの絶対値比較器４
   。 (ニ) 第１のパルス信号の２^ｎ個目のパルス信号
   によつて上記第１のカウンタ１が初期状態になつ
   たことを検出して上記絶対値比較器４の第１の入
   力部の（ｎ＋１）の桁に〔１〕を入力する手段。 (ホ) 第２のパルス信号の２^ｎ個目のパルス信号
   によつて上記第２のカウンタ２が初期状態になつ
   たことを検出して上記絶対値比較器４の第２の入
   力部の（ｎ＋１）の桁に〔１〕を入力する手段。 (ヘ) 上記絶対値比較器４の第１、第２の入力部
   の（ｎ＋１）の桁がいずれも〔１〕になつた時点
   で当該（ｎ＋１）の桁をともに初期状態にする手
   段。 を具備することを特徴とする比較器。