JPS61197731U - - Google Patents
Info
- Publication number
- JPS61197731U JPS61197731U JP8102385U JP8102385U JPS61197731U JP S61197731 U JPS61197731 U JP S61197731U JP 8102385 U JP8102385 U JP 8102385U JP 8102385 U JP8102385 U JP 8102385U JP S61197731 U JPS61197731 U JP S61197731U
- Authority
- JP
- Japan
- Prior art keywords
- bit
- period
- counter
- reset
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Description
第１図は本考案の実施例を示す構成図、第２図
、第３図は第１図の動作タイムチヤート、第４図
は従来の周期カウンタ構成図、第５図は第４図の
動作タイムチヤートである。 １：デイジタルコンペア回路、３は周期レジス
タ、５，６はカウンタ、７は遅延回路である。
、第３図は第１図の動作タイムチヤート、第４図
は従来の周期カウンタ構成図、第５図は第４図の
動作タイムチヤートである。 １：デイジタルコンペア回路、３は周期レジス
タ、５，６はカウンタ、７は遅延回路である。
Claims (1)
- ｎビツト周期カウンタを上（ｎ―１）ビツトと
下１ビツトに分離し周期一致条件が成立したとき
任意の周期が設定されている周期レジスタの最下
位ビツトが論理“１”のときカウンタ上位（ｎ―
１）ビツトのみリセツトし、下１ビツトはリセツ
トせず、前記周期レジスタ最下位ビツトが論理“
０”のとき前記カウンタ上位（ｎ―１）ビツトお
よび下１ビツトともにリセツトすることを特徴と
する周期カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102385U JPS61197731U (ja) | 1985-05-31 | 1985-05-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102385U JPS61197731U (ja) | 1985-05-31 | 1985-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61197731U true JPS61197731U (ja) | 1986-12-10 |
Family
ID=30627422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102385U Pending JPS61197731U (ja) | 1985-05-31 | 1985-05-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61197731U (ja) |
-
1985
- 1985-05-31 JP JP8102385U patent/JPS61197731U/ja active Pending