JPS6262682A - Dynamic emphasis circuit - Google Patents
Dynamic emphasis circuitInfo
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- JPS6262682A JPS6262682A JP60201507A JP20150785A JPS6262682A JP S6262682 A JPS6262682 A JP S6262682A JP 60201507 A JP60201507 A JP 60201507A JP 20150785 A JP20150785 A JP 20150785A JP S6262682 A JPS6262682 A JP S6262682A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は磁気記録再生装置などのビデオ信号処理系に用
いてS/Hの向上がはかれ集積化に好適なダイナミック
エンファシス回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a dynamic emphasis circuit that is used in a video signal processing system such as a magnetic recording/reproducing device, improves S/H, and is suitable for integration.
ビデオテープレコーダの再生画像の画質を向上させる1
つの手段として、記録信号処理系にプリエンファシス回
路を、また、再生信号処理系にディエンファシス回路を
設けるようにしている。プリエンファシス回路は、記録
信号の高域成分を強調し、ディエンファシス回路はこの
ように強調されている高域成分を抑圧し、元のレベルに
戻すものであって、高域成分のs7yを改善するもので
ある。Improving the image quality of video tape recorder playback 1
As one means, a pre-emphasis circuit is provided in the recording signal processing system, and a de-emphasis circuit is provided in the reproduction signal processing system. The pre-emphasis circuit emphasizes the high frequency components of the recording signal, and the de-emphasis circuit suppresses the emphasized high frequency components and returns them to the original level, improving the s7y of the high frequency components. It is something to do.
すなわち、一般に、ビデオ信号を周波数変調CFM)I
、て記録再生する場合、再生されて復調されたビデオ信
号の復調ノイズは、周波数が高(なるとともに直線的に
大きくなる。プリエンファシス回路は、記録時にビデオ
信号の高域成分を強調して混入するノイズに対する高域
成分ルヘルヲ充分高くしておき、ディエンファシス回路
は、再生時に、ビデオ信号の強調された高域成分を抑圧
して元のレベルに戻すものであって、結果的にS/Nが
改善される。That is, in general, the video signal is frequency modulated (CFM) I
When recording and playing back, the demodulation noise of the played back and demodulated video signal increases linearly as the frequency increases (the pre-emphasis circuit emphasizes the high-frequency components of the video signal during recording and mixes it. The de-emphasis circuit suppresses the emphasized high-frequency components of the video signal and returns them to the original level during playback.As a result, the S/N is improved.
このよ5に、プリエンファシス回路およびディエンファ
シス回路を対とするエンファシス回路は、ビデオテープ
レコーダの再生画像の画質改善に大いに役に立つもので
あるが、これらプリエンファシス回路およびエンファシ
ス回路の特性が、ビデオ信号の高域成分のレベルのいか
んを問わず一定であることから、高いレベルのときには
高い5/A’が得られるのに対し、低いレベルのときに
は充分なs7sが得られないという欠点があった。In this way, the emphasis circuit, which is a pair of pre-emphasis circuit and de-emphasis circuit, is very useful for improving the image quality of the reproduced image of a video tape recorder, but the characteristics of these pre-emphasis circuit and emphasis circuit are Since the level of the high-frequency component is constant regardless of the level, there is a drawback that when the level is high, a high 5/A' can be obtained, but when the level is low, sufficient s7s cannot be obtained.
これに対して、ビデオ信号の高域成分のレベルに応じて
特性が変化し、そのレベルのいかんにかかわらず高いS
/Nが得られるようにしたダイナミツクエン7アシス回
路が提案された。(特開昭53−106106号公報、
特開昭55−106109号公報)
第4図はダイナミックプリエンファシス回路を示すブロ
ック図でありて、1は入力端子、2は高域通過フィルタ
、5はリミッタ、4は減衰器、5は加算器、6は出力端
子である。On the other hand, the characteristics change depending on the level of the high frequency component of the video signal, and the S
A DYNAMITSUQUEN 7 assist circuit was proposed that was able to obtain /N. (Unexamined Japanese Patent Publication No. 53-106106,
(Japanese Unexamined Patent Publication No. 55-106109) Figure 4 is a block diagram showing a dynamic pre-emphasis circuit, in which 1 is an input terminal, 2 is a high-pass filter, 5 is a limiter, 4 is an attenuator, and 5 is an adder. , 6 are output terminals.
入力端子1からのビデオ信号は高域通過フィルタ(以下
、HPFという)2と加算器5とに供給される。HPF
2はビデオ信号からその高域成分を分離し、この高域成
分はIJ ミッタ3で振幅制限されて減衰器4で減衰さ
れる。減衰器4からの高域成分は加算器5で加算され、
入力端子1からのビデオ信号と加算されて高域成分が強
調されたビデオ信号が出力端子6に得られる。A video signal from an input terminal 1 is supplied to a high pass filter (hereinafter referred to as HPF) 2 and an adder 5. HPF
2 separates the high frequency component from the video signal, this high frequency component is amplitude limited by the IJ transmitter 3 and attenuated by the attenuator 4. The high frequency components from the attenuator 4 are added in the adder 5,
The video signal is added to the video signal from the input terminal 1, and a video signal with emphasized high-frequency components is obtained at the output terminal 6.
リミッタ3は高域成分が大きい振幅のとき振幅制限し、
小さい振幅のときには振幅制限しない。Limiter 3 limits the amplitude when the high frequency component has a large amplitude,
The amplitude is not limited when the amplitude is small.
このために、出力端子6に得られるビデオ信号の高域成
分は、入力端子1からのビデオ信号の高域成分の振幅が
小さいとき、大きく強調され−また、その振幅が大きい
ときには、強調される割合は小さい。For this reason, the high-frequency components of the video signal obtained at the output terminal 6 are greatly emphasized when the amplitude of the high-frequency components of the video signal from the input terminal 1 is small; The percentage is small.
第5図はかかるダイナミックプリエンファシス回路の特
性図であって、ビデオ信号の周波数が高い程強調される
が、また、強調する一*はその周波数成分の振幅に応じ
て変化し、特性曲線αは小さい振幅の高域成分に対応し
、振幅が太き(なるほど特性曲s b* ’と変化する
。FIG. 5 is a characteristic diagram of such a dynamic pre-emphasis circuit, in which the higher the frequency of the video signal, the more emphasized it is, and the emphasized 1* changes depending on the amplitude of the frequency component, and the characteristic curve α is It corresponds to a high-frequency component with a small amplitude, and the amplitude changes to a thick characteristic curve s b *'.
第4図におけるHpF2.リミッタ5および減衰器4に
よる伝送路の伝達関数なG(I)とすると、入力端子1
.出力端子6間の伝達関数は1+G(S)
となる。HpF2 in FIG. If G(I) is the transfer function of the transmission line due to the limiter 5 and attenuator 4, input terminal 1
.. The transfer function between the output terminals 6 is 1+G(S).
第6図は第4図のダイナミックプリエンファシス回路に
対するダイナミックディエンファシス回路を示すブロッ
ク図であって、2′はHpF 。FIG. 6 is a block diagram showing a dynamic de-emphasis circuit for the dynamic pre-emphasis circuit of FIG. 4, where 2' is HpF.
3′はリミッタ、4は減式器、7は入力端子、8は減算
器、9は出力端子である。3' is a limiter, 4 is a subtractor, 7 is an input terminal, 8 is a subtracter, and 9 is an output terminal.
第6図において、HpF2’、リミッタ31.減衰1器
4′は夫々第4図のgpp2、リミッタ6、減衰器4と
一様の動作をなすものである。In FIG. 6, HpF2', limiter 31. Attenuator 1 4' operates in the same way as gpp2, limiter 6, and attenuator 4 shown in FIG. 4, respectively.
そこで、BPF2’、リミッタ3′、減衰器4′からな
る伝送路の伝達関数はG(,9)であるから、入力端子
7、出力端子9間の伝達関数は、
ファシス回路の逆特性となる。Therefore, since the transfer function of the transmission line consisting of BPF 2', limiter 3', and attenuator 4' is G(,9), the transfer function between input terminal 7 and output terminal 9 has the inverse characteristics of the phasic circuit. .
第7図は第6図のダイナミックディエンファシス回路の
特性図であって、第4図のダイナミックプリエンファシ
ス回路でのプリエンファシス量が大きい高域成分はどデ
ィエンファシス量が大きい。FIG. 7 is a characteristic diagram of the dynamic de-emphasis circuit shown in FIG. 6, in which high-frequency components that have a large amount of pre-emphasis in the dynamic pre-emphasis circuit shown in FIG. 4 have a large amount of de-emphasis.
このようにして、記録すべきビデオ信号の高域成分の振
幅が小さいほどより振幅が強調され、この結果、全ての
振幅に対して高域成分のS//Nは均一に改善される。In this way, the smaller the amplitude of the high-frequency component of the video signal to be recorded, the more the amplitude is emphasized, and as a result, the S/N of the high-frequency component is uniformly improved for all amplitudes.
第8図は第4図のダイナミックプリエンファシス回路を
集積回路(IC)化した具体例を示す図で、第9図は第
6図のダイナミックディエンファシス回路をIC化した
具体例を示す図である。第8図、第9図において、10
、11はICの入出力ビンで、第4図、第6図と同等
あるいは同一部分には同一符号を符しχある。FIG. 8 is a diagram showing a specific example in which the dynamic pre-emphasis circuit of FIG. 4 is integrated into an integrated circuit (IC), and FIG. 9 is a diagram showing a specific example in which the dynamic de-emphasis circuit in FIG. 6 is integrated into an IC. . In Figures 8 and 9, 10
, 11 are input/output bins of the IC, and parts that are equivalent or the same as those in FIGS. 4 and 6 are designated by the same reference numerals.
かかる構成におい【は、HPF2の特性は外付は容量1
2と集積化抵抗13により、+) ミツタロの特性は主
にトランジスタ14°、15、集積化抵抗16により、
減衰器4の特性は集積化抵抗17゜18により決定され
、第5図に示したダイナミックプリエンファシス特性が
得られる。In such a configuration, the characteristics of HPF2 are that the external capacity is 1.
2 and integrated resistor 13, +) Mitsutaro's characteristics are mainly due to transistors 14°, 15, and integrated resistor 16,
The characteristics of the attenuator 4 are determined by the integrated resistors 17 and 18, resulting in the dynamic pre-emphasis characteristics shown in FIG.
一方HPF2’の特性は、外付は容量19と集積化抵抗
20により、リミッタ3′の特性は主にトランジスタ2
1 、22、集積化抵抗23りより、減衰器4′の特性
は集積化抵抗24 、25により決定され、第7図に示
したダイナミックディエンファシス特性が得られる。On the other hand, the characteristics of the HPF 2' are determined by the external capacitor 19 and the integrated resistor 20, and the characteristics of the limiter 3' are mainly determined by the transistor 2.
1, 22, and integrated resistor 23, the characteristics of the attenuator 4' are determined by the integrated resistors 24, 25, and the dynamic de-emphasis characteristics shown in FIG. 7 are obtained.
このような従来構成においては、外付は容量12 、1
9及び集積化素子16〜18 、20〜25がばらつ(
と、ダイナミックプリエンファシス特性とダイナミック
ディエンファシス特性がそれぞれ変動し、両特性が完全
な逆特性にならなくなり、再生信号に波形歪が生じると
いう欠点があった。In such a conventional configuration, the external capacity is 12,1
9 and integrated elements 16 to 18, 20 to 25 vary (
Then, the dynamic pre-emphasis characteristic and the dynamic de-emphasis characteristic vary, and the two characteristics are no longer completely opposite characteristics, resulting in waveform distortion in the reproduced signal.
本発明の目的は、上記した従来技術の欠点なす<シ、タ
イナミックエンファシス特性を決定する回路素子のばら
つきに対しても、波形歪の生じない良好な再生信号を簡
単な回路構成で得られるダイナミックエンファシス回路
を提供することにある。An object of the present invention is to solve the above-mentioned drawbacks of the prior art, and to overcome the above-mentioned drawbacks of the conventional technology, it is an object of the present invention to provide a dynamic The purpose of this invention is to provide an emphasis circuit.
上記目的を達成させるため、本発明では、HPF2とH
PF 2’、及びリミッタ3とリミッタ3′を共通にす
る。さらに減衰器4と減衰器4′を共通にするか、ある
いは減衰器4.4′の減衰度を決定する集積素子の比精
度を高く取り両減衰度をほぼ等しくさせるように接続し
て、ダイナミックエンファシス回路を構成するものであ
る。In order to achieve the above object, in the present invention, HPF2 and H
PF 2' and limiter 3 and limiter 3' are made common. Furthermore, the attenuator 4 and the attenuator 4' may be used in common, or the integrated elements that determine the attenuation degree of the attenuator 4.4' may be connected to each other in such a way that the ratio accuracy of the integrated elements is high and the two attenuation degrees are approximately equal. This constitutes an emphasis circuit.
而してダイナミックプリエンファシス特性とダイナミッ
クディエンファシス特性を常に逆特性にさせる。In this way, the dynamic pre-emphasis characteristic and the dynamic de-emphasis characteristic are always reversed.
以下、本発明の一実施例を図面にて説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第1図、第2図は各々本発明の一実施例を示すブロック
図である。第1図、第2図において、26は2人力を記
録時と再生時で切換えるスイッチ回路で、従来例で示し
た図と同一あるいは同等部分には同一符号を符しである
。FIG. 1 and FIG. 2 are block diagrams each showing an embodiment of the present invention. In FIGS. 1 and 2, reference numeral 26 denotes a switch circuit for switching the two-man power between recording and reproducing, and parts that are the same or equivalent to those shown in the conventional example are given the same reference numerals.
第1図において、記録時には、入力端子1から入力され
たビデオ信号は上記スイッチ回路26を介してHPF2
と記録時のみ動作する加算器5とに入力される。HPF
2に入力されたビデオ信号はEpF2、リミッタ3、
減衰器4を経由して、高域成分のみ取り出され、上記加
算器5に入力される。上記加算器5では上記両人力が加
算され、高域成分が強調されたビデオ信号が出力端子6
に出力される。一方再生時には、入力端子7から入力さ
れたビデオ信号は再生時のみ動作する減算器7に入力さ
れる。上記減算器7の出力は上記スイッチ回路26に入
力されるとともに、出力信号として端子9に出力される
上記スイッチ回路26を介した信号は、Hpp 2IJ
ミッタ3、減衰器4を経由して上記減算器8に入力さ
れる。而して記録時にタ゛イナミツクプリエンファシス
特性が、再生時にはダイナミックディエンファシス特性
が得られる。しかも、両特性を決定するHPF2、IJ
ミッタ3、減衰器4を記録時と再生時とで共用するこ
とにより、HPF2、リミッタ3、減衰器4を構成する
回路素子がばらついても、ダイナミックプリエンファシ
ス特性とダイナミックディエンファシス特性とが常に逆
特性となる。即ちHPF2、リミッタ3、減衰器4の回
路素子がばらつき、この伝送路の伝送関数がG’Cr)
になるとすれば、入力端子1と出力端子60間の伝達関
数は(記録時)、
1−1−G’(、?) ・・・(1)となるが、入
力端子7と出力端子9の間の伝達関数は(再生時)、
となり、式(1)と式(21の&は常に1となり、波形
歪のないディエンファシス出力が得られる。しかもEp
F、リミッタ、減衰器を記録時と再生時共通にすること
により、回路素子を大幅に低減でき、かつ集積化に際し
ては、HpFの外付は容量の兼用によりICピンを削減
できるという効果がある。In FIG. 1, during recording, a video signal input from input terminal 1 is passed through HPF 2 through switch circuit 26.
and an adder 5 which operates only during recording. HPF
The video signal input to EpF2, limiter 3,
Only the high frequency components are extracted via the attenuator 4 and input to the adder 5. In the adder 5, the above-mentioned two-person power is added, and a video signal with emphasized high-frequency components is output to an output terminal 6.
is output to. On the other hand, during playback, the video signal input from the input terminal 7 is input to the subtracter 7, which operates only during playback. The output of the subtracter 7 is input to the switch circuit 26, and the signal via the switch circuit 26 that is output to the terminal 9 as an output signal is Hpp 2IJ
The signal is input to the subtracter 8 via the transmitter 3 and attenuator 4. Thus, a dynamic pre-emphasis characteristic can be obtained during recording, and a dynamic de-emphasis characteristic can be obtained during reproduction. Moreover, HPF2 and IJ, which determine both characteristics,
By sharing the emitter 3 and attenuator 4 during recording and playback, even if the circuit elements that make up the HPF 2, limiter 3, and attenuator 4 vary, the dynamic pre-emphasis characteristics and dynamic de-emphasis characteristics are always opposite to each other. Becomes a characteristic. In other words, the circuit elements of HPF 2, limiter 3, and attenuator 4 vary, and the transmission function of this transmission path is G'Cr)
Then, the transfer function between input terminal 1 and output terminal 60 (at the time of recording) is 1-1-G'(,?)...(1), but the transfer function between input terminal 7 and output terminal 9 is The transfer function between (during playback) is as follows, & in equations (1) and (21) is always 1, and de-emphasis output without waveform distortion can be obtained.Moreover, Ep
By using F, limiter, and attenuator in common during recording and playback, the number of circuit elements can be significantly reduced, and when integrating, the external HpF can also be used as a capacitor, which has the effect of reducing the number of IC pins. .
なおHPF2あるいはリミッタ3への入力レベルを記録
時と再生時に等しくさせ、同じリミッタ効果を得るよう
にすることは言うまでもない。It goes without saying that the input level to the HPF 2 or limiter 3 should be made equal during recording and reproduction to obtain the same limiter effect.
第2図においては、記録時の減衰器4と再生時の減衰器
4′を各々設け、集積素子間の比精度は十分高く取れる
ことをオU用して、各々の減衰器4.4′の減衰度を決
定する集積素子の比精度を十分高く取り、両減衰器4.
4′の減衰度をほぼ等しくさせるように構成した場合で
あり、第1図に示した本発明と同様の効果が得られるこ
とは明白である。この場合、第1図に示した本発明に対
して、1個の集積化素子を追加させるだけで分離させた
減衰器4.4′で位相を反転させることができ、加算器
5、減算器8として集積化に好適な差動増幅器を用いて
簡単に構成できるという長所がある。In FIG. 2, an attenuator 4 for recording and an attenuator 4' for reproduction are provided, and each attenuator 4.4' The ratio accuracy of the integrated element that determines the degree of attenuation of both attenuators 4.
This is a case where the attenuation degrees of 4' are made almost equal, and it is clear that the same effect as the present invention shown in FIG. 1 can be obtained. In this case, the phase can be inverted by the separate attenuators 4 and 4' by simply adding one integrated element to the present invention shown in FIG. 8 has the advantage that it can be easily configured using a differential amplifier suitable for integration.
第3図は第2図に示した本発明の具体的な一実施例を示
した図であり、第2図と同一あるいは同等部分には同一
符号を符しである。第5図において、27はICピン、
28は共用化された外付は容量、29は記録特高電圧レ
ベル(約1V以上)で再生時は低電圧レベル(約0.3
V以下)である記録モード信号、3oは再生時高電圧レ
ベル(約1V以上)で再生時は低電圧レベル(約a、3
V以下)である再生モード信号である。FIG. 3 is a diagram showing a specific embodiment of the present invention shown in FIG. 2, and the same or equivalent parts as in FIG. 2 are designated by the same reference numerals. In Fig. 5, 27 is an IC pin;
28 is a shared external capacity, 29 is an extra high voltage level for recording (approximately 1V or more), and a low voltage level (approximately 0.3V) for reproduction.
The recording mode signal 3o is at a high voltage level (approximately 1 V or more) during reproduction and is at a low voltage level (approximately 1 V or less) during reproduction (approx.
V or less).
第3図に示した実施例では、上記記録モード信号29と
再生モード信号3oにより、スイッチ回路26の出力が
切換えられるとともK、加算器5は記録時のみ動作状態
に、減算器8は再生時のみ動作状態に制御される。また
記録時・再生時とも、gpp2の特性は集積化抵抗31
と外付は容量28により、IJ ミッタ3の特性は集積
化抵抗62、集積化トランジスタ33.34により決定
され、記録時と再生時は全く同一特性となる。In the embodiment shown in FIG. 3, the output of the switch circuit 26 is switched by the recording mode signal 29 and the reproduction mode signal 3o, the adder 5 is activated only during recording, and the subtracter 8 is activated for reproduction. Controlled only when in operation. Also, during both recording and playback, the characteristics of gpp2 are the integrated resistor 31.
The characteristics of the IJ transmitter 3 are determined by the integrated resistor 62 and the integrated transistors 33 and 34, and the characteristics are completely the same during recording and reproducing.
また減衰器4の減衰度は集積化抵抗35 、56の叱に
より、減衰器4′の減衰度は集積化抵抗37゜38の比
と39.40の比により決定される。したがってこれら
の集積化抵抗の比精度を十分高く取れば、両減衰度はほ
ぼ等しくなり、かつ上述のようにHPF2、リミッタ3
は共用しているので、ダイナミックプリエンファシス特
性とダイナミックディエンファシス特性をほぼ完全に逆
特性にすることができ、ダイナミックプリエンファシス
入力と同じ波形の信号がダイナミックディエンファシス
出力として得られる。また共用化により、外付は部品や
集積化素子を低減でき低価格を可能にできるとともに、
ICピン数を削減でき不要となったICピンによりさら
に高集積化が図れることは言うまでもない。The attenuation degree of the attenuator 4 is determined by the integrated resistors 35 and 56, and the attenuation degree of the attenuator 4' is determined by the ratio of the integrated resistors 37.38 and 39.40. Therefore, if the specific accuracy of these integrated resistors is made sufficiently high, both attenuation degrees will be approximately equal, and as mentioned above, HPF2 and limiter 3
Since they are shared, the dynamic pre-emphasis characteristics and dynamic de-emphasis characteristics can be made almost completely opposite, and a signal with the same waveform as the dynamic pre-emphasis input can be obtained as the dynamic de-emphasis output. In addition, by sharing, the number of external parts and integrated elements can be reduced and costs can be reduced.
Needless to say, the number of IC pins can be reduced and the unnecessary IC pins can further increase the degree of integration.
本発明によれば、ダイナミックエンファシス特性を構成
する回路素子がばらついても、常に波形歪のない良好な
エンファシス出力が得うレ、しかも回路素子の低減、I
Cビン数の削減を可能にするダイナミックエンファシス
回路を実現できる。According to the present invention, even if the circuit elements constituting the dynamic emphasis characteristic vary, a good emphasis output without waveform distortion can always be obtained, and the number of circuit elements can be reduced.
A dynamic emphasis circuit that enables a reduction in the number of C bins can be realized.
第1図、第2図は本発明の一実施例を示すブロック図、
第5図は本発明の具体的回路構成の一実施例を示す図、
第4図は従来のダイナミックプリエン7アンス回路を示
す図、第5図は第4図に示した回路の特性図、第6図は
従来のダイナミックディエンファシス回路を示す図、第
7図は第6図に、示した回路の特性図、第8図。
第9図は従来のダイナミックプリエンファシス回路、ダ
イナミックディエンファシス回路の具体的回路構成を示
す図である。
1.7・・・入力端子 6.9・・・出力端子2
、 2′ ・・・ HPF s
、s’ ・・・ リ ミ ッ タ4 、4’−・
・減衰器 5−710 n 器6・・・減算器
10.11.27・・・ICピン
12.18.28・・・外付は容量
26・・・スイッチ回路 29・・・記録モード信号
30・・・再生モード信号
−ゝ“・□い、・
代ノ孟人弁理士 小 川 勝 男 〜
1 1 回
嶌 + 図
15(社)
真 ム 凹
周濠劣9
鬼 9 図1 and 2 are block diagrams showing one embodiment of the present invention,
FIG. 5 is a diagram showing an example of a specific circuit configuration of the present invention,
Fig. 4 is a diagram showing a conventional dynamic pre-emphasis circuit, Fig. 5 is a characteristic diagram of the circuit shown in Fig. 4, Fig. 6 is a diagram showing a conventional dynamic de-emphasis circuit, and Fig. 7 is a diagram showing the characteristics of the circuit shown in Fig. 4. 6 shows a characteristic diagram of the circuit shown in FIG. 8. FIG. 9 is a diagram showing a specific circuit configuration of a conventional dynamic pre-emphasis circuit and a dynamic de-emphasis circuit. 1.7...Input terminal 6.9...Output terminal 2
, 2'...HPFs
, s'... Limiter 4, 4'-...
- Attenuator 5-710 n unit 6... Subtractor 10.11.27... IC pin 12.18.28... External capacitor 26... Switch circuit 29... Recording mode signal 30 ...Playback mode signal
−ゝ“・□I・・Yono Menghito Patent Attorney Katsuo Ogawa ~ 1 1 times + Figure 15 (sha) True Mu Koshumoori 9 Oni 9 Figure
Claims (1)
器と加算器からなるダイナミックプリエンファシス回路
、及び第2の高域通過フィルタと第2のリミッタと第2
の減衰器と減算器からなるダイナミックディエンファシ
ス回路を有するダイナミックエンファシス回路において
、上記第1の高域通過フィルタと上記第2の高域通過フ
ィルタを共通化し、かつ上記第1のリミッタと上記第2
のリミッタを共通化するとともに、上記第1の減衰器と
上記第2の減衰器を共通化するかあるいは上記第1、第
2の減衰器の減衰度を決定する抵抗器群に互いに高い比
精度を取ることを特徴としたダイナミックエンファシス
回路。A dynamic pre-emphasis circuit consisting of a first high-pass filter, a first limiter, a first attenuator, and an adder, and a second high-pass filter, a second limiter, and a second
In a dynamic emphasis circuit having a dynamic de-emphasis circuit comprising an attenuator and a subtracter, the first high-pass filter and the second high-pass filter are shared, and the first limiter and the second
In addition to making the limiter common, the first attenuator and the second attenuator may be made common, or the resistor group that determines the attenuation degree of the first and second attenuators may have high ratio accuracy. A dynamic emphasis circuit that is characterized by
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60201507A JPH069387B2 (en) | 1985-09-13 | 1985-09-13 | Dynamite focus circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60201507A JPH069387B2 (en) | 1985-09-13 | 1985-09-13 | Dynamite focus circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6262682A true JPS6262682A (en) | 1987-03-19 |
JPH069387B2 JPH069387B2 (en) | 1994-02-02 |
Family
ID=16442194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60201507A Expired - Lifetime JPH069387B2 (en) | 1985-09-13 | 1985-09-13 | Dynamite focus circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH069387B2 (en) |
-
1985
- 1985-09-13 JP JP60201507A patent/JPH069387B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH069387B2 (en) | 1994-02-02 |
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Legal Events
Date | Code | Title | Description |
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EXPY | Cancellation because of completion of term |