JPS6258297A - 表示装置のフレ−ムメモリ制御回路 - Google Patents
表示装置のフレ−ムメモリ制御回路Info
- Publication number
- JPS6258297A JPS6258297A JP60199995A JP19999585A JPS6258297A JP S6258297 A JPS6258297 A JP S6258297A JP 60199995 A JP60199995 A JP 60199995A JP 19999585 A JP19999585 A JP 19999585A JP S6258297 A JPS6258297 A JP S6258297A
- Authority
- JP
- Japan
- Prior art keywords
- display
- frame memory
- control circuit
- storage means
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は表示装置のフレームメモリ制御回路に関し、特
にCRTディスプレイ等の情報処理表示装置のフレーム
メモリ制御回路に関する。
にCRTディスプレイ等の情報処理表示装置のフレーム
メモリ制御回路に関する。
従来、′この種の情報処理表示装置においては、表示装
置(CRT)の帰線時間においてプロセッサからのフレ
ームメモリの書き換えを行い、表示リフレッシュ中は表
示情報読み出しを行う方法と表示リフレッシュ要求とC
PUからの要求を交互に実行する2方式がとられ基本的
に1文字の表示すイクルに同期したフレームメモリ制御
方法となっていた。
置(CRT)の帰線時間においてプロセッサからのフレ
ームメモリの書き換えを行い、表示リフレッシュ中は表
示情報読み出しを行う方法と表示リフレッシュ要求とC
PUからの要求を交互に実行する2方式がとられ基本的
に1文字の表示すイクルに同期したフレームメモリ制御
方法となっていた。
上述した従来の表示装置のフレームメモリ制御方式では
、表示すイクルに同期したメモリ制御となるため、メモ
リのサイクルタイムを最大限に活用したもとのならず、
プロセッサからの要求に対しては遅い応答となるか、ま
たはプロセッサからの要求に対する応答を高速化すれば
、回路構成が複雑、高価となり集積化も困難になるとい
う欠点があった。
、表示すイクルに同期したメモリ制御となるため、メモ
リのサイクルタイムを最大限に活用したもとのならず、
プロセッサからの要求に対しては遅い応答となるか、ま
たはプロセッサからの要求に対する応答を高速化すれば
、回路構成が複雑、高価となり集積化も困難になるとい
う欠点があった。
また、このフレームメモリ制御方式はグラフイクにおけ
るマルチウィンドウのウィンドウの接合部分の情報を読
み出す場合においても1表示すイクル中に2面に対して
行なわなければならず、回路構成を複雑、高価とする欠
点もある。
るマルチウィンドウのウィンドウの接合部分の情報を読
み出す場合においても1表示すイクル中に2面に対して
行なわなければならず、回路構成を複雑、高価とする欠
点もある。
本発明の表示装置のフレームメモリ制御回路は表示画面
上の情報を蓄積する第1の記憶手段と、表示画面上にお
ける1走査期間の情報を蓄積する第2の記憶手段と、第
1の記憶手段に対するプロセッサからの要求と表示リフ
レッシュの要求のうちでプロセッサからの読み出し書き
込み要求を優先して実行する記憶制御手段と、表示リフ
レッシュ情報の供給を表示リフレッシュと非同期に第1
の記憶手段から読み出し第2の記憶手段に蓄積し、表示
リフレッシュと同期して読み出し情報を表示させる表示
制御手段とを有している。
上の情報を蓄積する第1の記憶手段と、表示画面上にお
ける1走査期間の情報を蓄積する第2の記憶手段と、第
1の記憶手段に対するプロセッサからの要求と表示リフ
レッシュの要求のうちでプロセッサからの読み出し書き
込み要求を優先して実行する記憶制御手段と、表示リフ
レッシュ情報の供給を表示リフレッシュと非同期に第1
の記憶手段から読み出し第2の記憶手段に蓄積し、表示
リフレッシュと同期して読み出し情報を表示させる表示
制御手段とを有している。
次に本発明の実施例について図面を参照して説明する。
図面は本発明の一実施例を示す。図において、本発明の
一実施例は表示装置22の表示画面上の情報を蓄積する
第1の記憶手段17と、表示画面上における1走査期間
の情報を蓄積する第2の記憶手段19とを有し更に、第
1の記憶手段17に対するプロセッサ11からの要求と
表示リフレッシュの要求のうちで、プロセッサ11から
の要求を優先する記憶制御手段14と、表示リフレッシ
ュと非同期に表示リフレッシュ情報の読み出しを行い第
2の記憶手段19に蓄積し、表示リフレッシュと同期し
て読み出し情報を表示させる表示制御手段15とを有し
ている。
一実施例は表示装置22の表示画面上の情報を蓄積する
第1の記憶手段17と、表示画面上における1走査期間
の情報を蓄積する第2の記憶手段19とを有し更に、第
1の記憶手段17に対するプロセッサ11からの要求と
表示リフレッシュの要求のうちで、プロセッサ11から
の要求を優先する記憶制御手段14と、表示リフレッシ
ュと非同期に表示リフレッシュ情報の読み出しを行い第
2の記憶手段19に蓄積し、表示リフレッシュと同期し
て読み出し情報を表示させる表示制御手段15とを有し
ている。
第1の記憶手段17はフレームメモリで、第2の記憶手
段19はファスト イン ファスト アウト(FIFO
)メモリであって、互に接続されている。フレームメモ
リ17はアドレス選択回路16に接続されると共にデー
タバス制御回路19に接続されている。FIFOメモリ
19は表示制御手段であるFIF○メモリ制御回路15
に接続されると共にデータバス制御回路18に接続され
ている。
段19はファスト イン ファスト アウト(FIFO
)メモリであって、互に接続されている。フレームメモ
リ17はアドレス選択回路16に接続されると共にデー
タバス制御回路19に接続されている。FIFOメモリ
19は表示制御手段であるFIF○メモリ制御回路15
に接続されると共にデータバス制御回路18に接続され
ている。
記憶制御回路14はフレームメモリ制御回路で、リフレ
ッシュカウンタ13.アドレス選択回路16およびFI
FOメモリ制御回路15に接続され、それぞれを制御す
るように構成されている。 プロセッサ11はメモリ1
2、フレームメモリ制御回路14、アドレス選択回路1
6およびデータバス制御回路18に接続されている。
ッシュカウンタ13.アドレス選択回路16およびFI
FOメモリ制御回路15に接続され、それぞれを制御す
るように構成されている。 プロセッサ11はメモリ1
2、フレームメモリ制御回路14、アドレス選択回路1
6およびデータバス制御回路18に接続されている。
表示装置22は情報処理装置用の表示装置で、文字コー
ドに対応する文字情報がCR7表示画面に表示されるよ
うに構成され、FIFOメモリ19からの情報を文字発
生回路20およびビデオ発生回路21を介して供給され
るように接続されている。
ドに対応する文字情報がCR7表示画面に表示されるよ
うに構成され、FIFOメモリ19からの情報を文字発
生回路20およびビデオ発生回路21を介して供給され
るように接続されている。
この実施例はプロセッサ11からの文字コードがフレー
ムメモリ制御回路14の制御のもとで、リフレッシュカ
ウンタからのアドレスによってフレームメモリ17に供
給される。このフレームメモリ17はリフレッシュカウ
ンタ13から供給されたリフレッシュアドレスによって
、フレームメモリ17の文字コードが順次1走査期間分
読み出されフレームメモリ17のサイクルタイムにてF
IFOメモリ19に書き込まれる。FIFOメモリ19
に書き込まれた文字コードは、次の走査期間にて表示す
イクルに同期して読み出され文字発生回路20により表
示データに交換され、ビデオ発生回路内のD/A変換回
路等によってビデオ信号となりCRT22表示画面に表
示される。プロセッサ11からの要求がある場合、フレ
ームメモリ制御回路14がリフレッシュカウンタ3の動
作を一時停止させプロセッサアドレスをフレームメモリ
に供給しフレームメモリに対する書き込み読み出しを実
行する。
ムメモリ制御回路14の制御のもとで、リフレッシュカ
ウンタからのアドレスによってフレームメモリ17に供
給される。このフレームメモリ17はリフレッシュカウ
ンタ13から供給されたリフレッシュアドレスによって
、フレームメモリ17の文字コードが順次1走査期間分
読み出されフレームメモリ17のサイクルタイムにてF
IFOメモリ19に書き込まれる。FIFOメモリ19
に書き込まれた文字コードは、次の走査期間にて表示す
イクルに同期して読み出され文字発生回路20により表
示データに交換され、ビデオ発生回路内のD/A変換回
路等によってビデオ信号となりCRT22表示画面に表
示される。プロセッサ11からの要求がある場合、フレ
ームメモリ制御回路14がリフレッシュカウンタ3の動
作を一時停止させプロセッサアドレスをフレームメモリ
に供給しフレームメモリに対する書き込み読み出しを実
行する。
以上説明したように、本発明の表示装置のフレームメモ
リ制御回路は、フレームメモリに対するプロセッサの要
求を最優先に実行する記憶制御手段と、表示リフレッシ
ュに関する情報の読み出しを表示リフレッシュとは非同
期に実行する表示制御手段を備えているので、メモリの
サイクルタイムを最大限に活用でき、更にプロセッサか
らの要求に対しても処理速度を高めることができるとい
う効果を奏する。また、本発明の表示装置のフレームメ
モリ制御回路は、グラフィクにおけるマルチウィンドウ
のウィンドウの接合部分の情報の読み出しを2面連続し
て行い合成を容易にする効果もある。
リ制御回路は、フレームメモリに対するプロセッサの要
求を最優先に実行する記憶制御手段と、表示リフレッシ
ュに関する情報の読み出しを表示リフレッシュとは非同
期に実行する表示制御手段を備えているので、メモリの
サイクルタイムを最大限に活用でき、更にプロセッサか
らの要求に対しても処理速度を高めることができるとい
う効果を奏する。また、本発明の表示装置のフレームメ
モリ制御回路は、グラフィクにおけるマルチウィンドウ
のウィンドウの接合部分の情報の読み出しを2面連続し
て行い合成を容易にする効果もある。
図面は本発明の一実施例の構成を示すブロック図である
。
。
Claims (1)
- 表示画面上の情報を蓄積する第1の記憶手段と、表示画
面上における1走査期間の情報を蓄積する第2の記憶手
段と、第1の記憶手段に対するプロセッサからの要求と
表示リフレッシュの要求のうちで、プロセッサからの読
み出し書き込み要求を優先して実行する記憶制御手段と
、表示リフレッシュ情報の供給を表示リフレッシュと非
同期に第1の記憶手段から読み出し第2の記憶手段に蓄
積し表示リフレッシュと同期して読み出し情報を表示さ
せる表示制御手段とを備えたことを特徴とする表示装置
のフレームメモリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60199995A JPS6258297A (ja) | 1985-09-09 | 1985-09-09 | 表示装置のフレ−ムメモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60199995A JPS6258297A (ja) | 1985-09-09 | 1985-09-09 | 表示装置のフレ−ムメモリ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6258297A true JPS6258297A (ja) | 1987-03-13 |
Family
ID=16417045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60199995A Pending JPS6258297A (ja) | 1985-09-09 | 1985-09-09 | 表示装置のフレ−ムメモリ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6258297A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63269222A (ja) * | 1987-04-27 | 1988-11-07 | Toshiba Corp | 画像表示装置 |
-
1985
- 1985-09-09 JP JP60199995A patent/JPS6258297A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63269222A (ja) * | 1987-04-27 | 1988-11-07 | Toshiba Corp | 画像表示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63153583A (ja) | 表示装置 | |
JPS61188582A (ja) | マルチウインドウ書込み制御装置 | |
JPS6061794A (ja) | 画面分割表示装置 | |
JPS6258297A (ja) | 表示装置のフレ−ムメモリ制御回路 | |
JPH02310592A (ja) | 画面スクロール制御方式 | |
JPS60217387A (ja) | Crt表示装置 | |
JPS63276091A (ja) | マルチウィンドウにおけるスクロ−ル方式 | |
JPH0131196B2 (ja) | ||
JPS5997184A (ja) | 画像処理装置 | |
JPH0443594B2 (ja) | ||
JPS63261418A (ja) | ウインドウ表示制御方式 | |
JPS61188587A (ja) | マルチウインド制御方式 | |
JPS63285591A (ja) | 画像表示装置 | |
JPS6073573A (ja) | 表示装置の制御方式 | |
JPS63229485A (ja) | 表示制御方式 | |
JPS60179786A (ja) | ビデオram制御方式 | |
JPS6159391A (ja) | 静止画移動回路 | |
JPS61124983A (ja) | 文字表示装置 | |
JPS61241790A (ja) | 表示装置 | |
JPH0347516B2 (ja) | ||
JPS6095587A (ja) | 表示制御方式 | |
JPH01320532A (ja) | 図形同時描画方式 | |
JPH0343792A (ja) | 文字表示装置 | |
JPS62293288A (ja) | 文字パタ−ン転送方式 | |
JPS59148091A (ja) | 文字図形表示装置 |