JPS6255235B2 - - Google Patents
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- JPS6255235B2 JPS6255235B2 JP57233779A JP23377982A JPS6255235B2 JP S6255235 B2 JPS6255235 B2 JP S6255235B2 JP 57233779 A JP57233779 A JP 57233779A JP 23377982 A JP23377982 A JP 23377982A JP S6255235 B2 JPS6255235 B2 JP S6255235B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、半導体メモリに関し、特にバイポー
ラランダムアクセスメモリにおけるPNPN素子を
用いた語線放電回路の構成に関する。
ラランダムアクセスメモリにおけるPNPN素子を
用いた語線放電回路の構成に関する。
(2) 技術の背景
最近の半導体メモリ技術の進歩に伴い、集積化
しやすいMOS半導体メモリばかりでなく、より
高速なバイポーラ半導体メモリをもつチツプ面積
を小さくしてより集積化していく技術の必要性が
高まつて来た。高速なバイポーラランダムアクセ
スメモリ（RAM）は特に大型計算機の中央処理
装置（CPU）内部のワーキングレジスタ等に応
用され、低速大容量から高速小容量にいたるメモ
リ階層構造上ではより高い位置すなわちより演算
回路の近くに配置されることが多い。汎用の大型
計算機は今後ますます並列処理化あるいはマルチ
プロセス化されCPU自身も高機能化される傾向
にある。CPU内部にワーキングレジスタ等の大
規模集積化は次世代の大型計算機には必須条件で
あり、従つて、バイポーラRAMの高速化を保ち
つつより集積化する必要性がある。ところがバイ
ポーラスタテイツクRAMにおいては、各ワード
線に接続されたスタテイツクセルはワード線に対
しては一種の容量性負荷とは見なすことができ、
１つの正側ワード線W+がアドレス選択されてか
ら非選択に移行する場合にはそのワード線に接続
されたセルから電荷を抜きとるまで特に負側のワ
ード線を介して放電電流をある時間だけ流すとい
う語線放電回路が必要になり、この放電回路の集
積化も非常に重要視されて来た。
しやすいMOS半導体メモリばかりでなく、より
高速なバイポーラ半導体メモリをもつチツプ面積
を小さくしてより集積化していく技術の必要性が
高まつて来た。高速なバイポーラランダムアクセ
スメモリ（RAM）は特に大型計算機の中央処理
装置（CPU）内部のワーキングレジスタ等に応
用され、低速大容量から高速小容量にいたるメモ
リ階層構造上ではより高い位置すなわちより演算
回路の近くに配置されることが多い。汎用の大型
計算機は今後ますます並列処理化あるいはマルチ
プロセス化されCPU自身も高機能化される傾向
にある。CPU内部にワーキングレジスタ等の大
規模集積化は次世代の大型計算機には必須条件で
あり、従つて、バイポーラRAMの高速化を保ち
つつより集積化する必要性がある。ところがバイ
ポーラスタテイツクRAMにおいては、各ワード
線に接続されたスタテイツクセルはワード線に対
しては一種の容量性負荷とは見なすことができ、
１つの正側ワード線W+がアドレス選択されてか
ら非選択に移行する場合にはそのワード線に接続
されたセルから電荷を抜きとるまで特に負側のワ
ード線を介して放電電流をある時間だけ流すとい
う語線放電回路が必要になり、この放電回路の集
積化も非常に重要視されて来た。
(3) 従来技術と問題点
従来、この種の語線放電回路は第１図ａに示す
ように、大容量のキヤパシタと高抵抗を用いて、
そのキヤパシタに貯えられた電荷をその抵抗で抜
きとることを基本として放電電流をある時間流す
ようにしていた。第１図ａの放電回路１におい
て、スタテイツクRAMのスタテイクセルに接続
された正側ワード線W+はコレクタが高電源に接
続されたエミツタフオロアトランジスタT1のベ
ース端子に接続され、そのエミツタ端子が抵抗
R1，R2を介して定電流源I1に接続されている。そ
して直列に接続されて前記抵抗R1とR2の中間接
続点に大容量キヤパシタＣの一端が接続され、そ
の他端が低電源に接続されると同時にその中間接
続点が放電用トランジスタT2のベース端子に接
続している。そしてそのトランジスタT2のコレ
クタが前記セルに接続された負側ワード線W-に
接続されエミツタが放電電流用の定電流源I2に接
続されている。このようなキヤパシタＣと抵抗を
用いた放電回路においては第１図ｂに示す波形の
ように正側ワード線W+が選択から非選択に、す
なわち、高電位から低電位に移るとき、エミツタ
フロアトランジスタT1のエミツタには定電流I1が
流れているのでエミツタ端子はW+電位よりも常
にベース・エミツタ順方向電圧降下（0.8V）低
く、やはり低電位に落ちるが、抵抗R1とR2との
接続点すなわち放電用トランジスタT2のベース
端子は大容量のキヤパシタＣがあるために急激に
は低電位にや落ちず、キヤパシタＣに貯えられた
電荷が抵抗を介して放電するまで待つて低電位に
落ちることになる。従つて放電用トランジスタ
T2のコレクタ電流すなわち放電電流I2は、第１図
ｂに示すように、正側ワード線W+が高電位から
低電位に落ちても、しばらくはトランジスタT2
がON状態である間は流れ、時定数τだけ遅れて
トランジスタT2がOFFになつてはじめて流れな
くなるという動作を行う。これが放電回路の働き
であるが、このような従来の放電回路の欠点は、
大容量のキヤパシタ及び高抵抗を用いているため
に時定数を大きくしたいときなどには特にそのチ
ツプ面積が大きくなり、集積化には不適当な構成
になつていた。
ように、大容量のキヤパシタと高抵抗を用いて、
そのキヤパシタに貯えられた電荷をその抵抗で抜
きとることを基本として放電電流をある時間流す
ようにしていた。第１図ａの放電回路１におい
て、スタテイツクRAMのスタテイクセルに接続
された正側ワード線W+はコレクタが高電源に接
続されたエミツタフオロアトランジスタT1のベ
ース端子に接続され、そのエミツタ端子が抵抗
R1，R2を介して定電流源I1に接続されている。そ
して直列に接続されて前記抵抗R1とR2の中間接
続点に大容量キヤパシタＣの一端が接続され、そ
の他端が低電源に接続されると同時にその中間接
続点が放電用トランジスタT2のベース端子に接
続している。そしてそのトランジスタT2のコレ
クタが前記セルに接続された負側ワード線W-に
接続されエミツタが放電電流用の定電流源I2に接
続されている。このようなキヤパシタＣと抵抗を
用いた放電回路においては第１図ｂに示す波形の
ように正側ワード線W+が選択から非選択に、す
なわち、高電位から低電位に移るとき、エミツタ
フロアトランジスタT1のエミツタには定電流I1が
流れているのでエミツタ端子はW+電位よりも常
にベース・エミツタ順方向電圧降下（0.8V）低
く、やはり低電位に落ちるが、抵抗R1とR2との
接続点すなわち放電用トランジスタT2のベース
端子は大容量のキヤパシタＣがあるために急激に
は低電位にや落ちず、キヤパシタＣに貯えられた
電荷が抵抗を介して放電するまで待つて低電位に
落ちることになる。従つて放電用トランジスタ
T2のコレクタ電流すなわち放電電流I2は、第１図
ｂに示すように、正側ワード線W+が高電位から
低電位に落ちても、しばらくはトランジスタT2
がON状態である間は流れ、時定数τだけ遅れて
トランジスタT2がOFFになつてはじめて流れな
くなるという動作を行う。これが放電回路の働き
であるが、このような従来の放電回路の欠点は、
大容量のキヤパシタ及び高抵抗を用いているため
に時定数を大きくしたいときなどには特にそのチ
ツプ面積が大きくなり、集積化には不適当な構成
になつていた。
(4) 発明の目的
本発明はこのような従来の語線放電回路の欠点
を除去し、PNPN素子を基本とするサイリスタす
なわちシリコン制御整流素子（SCR）を用いて
SCRの電圧応答が遅いことを利用して遅延時間
をつくることによつて、チツプ占有面積を小さく
でき、しかも正側ワード線W+と負側ワード線W-
からの放電電流値を独立に設定できる語線放電回
路を有する半導体メモリを提供するものである。
を除去し、PNPN素子を基本とするサイリスタす
なわちシリコン制御整流素子（SCR）を用いて
SCRの電圧応答が遅いことを利用して遅延時間
をつくることによつて、チツプ占有面積を小さく
でき、しかも正側ワード線W+と負側ワード線W-
からの放電電流値を独立に設定できる語線放電回
路を有する半導体メモリを提供するものである。
(5) 発明の構成
本発明は正側ワード線と負側ワード線間に接続
された複数のメモリセルと該正側ワード線にエミ
ツタが接続されたPNPトランジスタと該PNPトラ
ンジスタと共にサイリスタを構成するNPNトラ
ンジスタと該NPNトランジスタのエミツタが接
続された定電流源、又は定電圧源を有することを
特徴とする半導体メモリを提供する。
された複数のメモリセルと該正側ワード線にエミ
ツタが接続されたPNPトランジスタと該PNPトラ
ンジスタと共にサイリスタを構成するNPNトラ
ンジスタと該NPNトランジスタのエミツタが接
続された定電流源、又は定電圧源を有することを
特徴とする半導体メモリを提供する。
(6) 発明の実施例
次に、本発明の実施例を図面を参照して説明す
る。本発明の語線放電回路には第２図に示すよう
なPNPNの４層サイリスタであるシリコン制御整
流素子（SCR）が使用されることを特徴として
いる。SCRは第２図に示すように、P2N2P1N1の
４層構造を有しており、普通はP1層にゲートをつ
けるＰゲートSCR、N2層にゲートをつけるＮゲ
ートSCRとして使用されることが多い。４層の
PNPN講造を持つSCRの動作原理は、トランジス
タN1P1N2とP1N2P2は互いに相反するトランジス
タで、それぞれN1およびP2がエミツタとなり、
互いにコレクタリードが相手のベースに接続さ
れ、正の再生帰還回路となつている。ここでアノ
ードが正に、カソードが負にバイアスされた状態
において、どちらか一方のトランジスタのベース
電極によりエミツタ接合を順バイアスし、得られ
たコレクタ電流が他方のトランジスタを飽和させ
るのに充分ならばコレクタ接合は順方向バイアス
となりSCRは導通状態にスイツチする。このス
イツチング条件はN1P1N2およびP1N2P2のそれぞ
れのトランジスタの電流伝送率α１とα２に関
し、α１＋α２≧１であり、このとき、SCRは
ON状態になることが知られている。いかなるPN
接合も容量を持つている。もし急激に変化する電
圧ＶがSCRのアノードとカソードとの電極間に
加えられると、接合の容量Ｃを充電するために充
電電流がアノードからカソードに流れる。すなわ
ち、ｉ＝Ｃ・dv／dtなる電流が流れ、α１＋α
２→１とするに必要な値に達するとSCRはター
ンオンする。
る。本発明の語線放電回路には第２図に示すよう
なPNPNの４層サイリスタであるシリコン制御整
流素子（SCR）が使用されることを特徴として
いる。SCRは第２図に示すように、P2N2P1N1の
４層構造を有しており、普通はP1層にゲートをつ
けるＰゲートSCR、N2層にゲートをつけるＮゲ
ートSCRとして使用されることが多い。４層の
PNPN講造を持つSCRの動作原理は、トランジス
タN1P1N2とP1N2P2は互いに相反するトランジス
タで、それぞれN1およびP2がエミツタとなり、
互いにコレクタリードが相手のベースに接続さ
れ、正の再生帰還回路となつている。ここでアノ
ードが正に、カソードが負にバイアスされた状態
において、どちらか一方のトランジスタのベース
電極によりエミツタ接合を順バイアスし、得られ
たコレクタ電流が他方のトランジスタを飽和させ
るのに充分ならばコレクタ接合は順方向バイアス
となりSCRは導通状態にスイツチする。このス
イツチング条件はN1P1N2およびP1N2P2のそれぞ
れのトランジスタの電流伝送率α１とα２に関
し、α１＋α２≧１であり、このとき、SCRは
ON状態になることが知られている。いかなるPN
接合も容量を持つている。もし急激に変化する電
圧ＶがSCRのアノードとカソードとの電極間に
加えられると、接合の容量Ｃを充電するために充
電電流がアノードからカソードに流れる。すなわ
ち、ｉ＝Ｃ・dv／dtなる電流が流れ、α１＋α
２→１とするに必要な値に達するとSCRはター
ンオンする。
本発明において重要となるSCRの特徴は、
SCRのスイツチングにおいて、OFFからONにな
るときは非常に大きなキヤパシタとして見なせる
ということである。すなわち、SCRがON状態に
なるとN1P1N2とP1N2P2の各トランジスタは飽和
しているので、そのベースコレクタ接合は空乏層
による接合容量以外、流れる電流に比例して大き
くなる拡散容量が加えられるということである。
そしてこのPNPNの左からPNNP，PNの３つの接
合において上記接合容量とと拡散容量の和の容量
になるので、大きな容量になるわけである。
SCRのスイツチングにおいて、OFFからONにな
るときは非常に大きなキヤパシタとして見なせる
ということである。すなわち、SCRがON状態に
なるとN1P1N2とP1N2P2の各トランジスタは飽和
しているので、そのベースコレクタ接合は空乏層
による接合容量以外、流れる電流に比例して大き
くなる拡散容量が加えられるということである。
そしてこのPNPNの左からPNNP，PNの３つの接
合において上記接合容量とと拡散容量の和の容量
になるので、大きな容量になるわけである。
以上説明したPNPN素子としてのSCRをバイポ
ーラRAM内の語線放電回路に初めて用いた例と
して本発明の著者らによつてすでに出願してある
特願昭57−116055があり、その回路図を第３図に
示す。この回路は、前記SCRのアノード端子３
０に正側ワード線W+をレベルシフタLSを介して
接続し、カソード端子３１に定電流源３２を接続
した構成になつている。そして第３図ａに示すよ
うに負側ワード線W-をN1P1N2トランジスタをマ
ルチエミツタにしてできるもう１つのエミツタ端
子N1′に接続したものあるいは第３図ｂに示すよ
うに負側ワード線W-をN1P1N2トランジスタをマ
ルチコレクタにしてできるもう１つのコレクタ端
子N2′に接続したものとの２つをすでに提案し
た。しかしこのような構造であるとW+とW-から
引き抜く放電電流の大きさすなわち分流比は、
SCRのトランジスタの構成によつて決められて
しまうため電流設定を行うのに自由度がなく、
SCRのトランジスタの設計製造が非常にむつか
しくなつている。
ーラRAM内の語線放電回路に初めて用いた例と
して本発明の著者らによつてすでに出願してある
特願昭57−116055があり、その回路図を第３図に
示す。この回路は、前記SCRのアノード端子３
０に正側ワード線W+をレベルシフタLSを介して
接続し、カソード端子３１に定電流源３２を接続
した構成になつている。そして第３図ａに示すよ
うに負側ワード線W-をN1P1N2トランジスタをマ
ルチエミツタにしてできるもう１つのエミツタ端
子N1′に接続したものあるいは第３図ｂに示すよ
うに負側ワード線W-をN1P1N2トランジスタをマ
ルチコレクタにしてできるもう１つのコレクタ端
子N2′に接続したものとの２つをすでに提案し
た。しかしこのような構造であるとW+とW-から
引き抜く放電電流の大きさすなわち分流比は、
SCRのトランジスタの構成によつて決められて
しまうため電流設定を行うのに自由度がなく、
SCRのトランジスタの設計製造が非常にむつか
しくなつている。
そこで、本発明はこれをさらに改良し、正側ワ
ード線W+と負側ワード線W-から引き抜く電流の
値をSCRのトランジスタ構造とは無関係に２つ
の定流源の値によつてそれぞれ独立に設定できる
ようにしたすなわち分流比を制御できるPNPN素
子を用いた語線放電回路を提供するものである。
ード線W+と負側ワード線W-から引き抜く電流の
値をSCRのトランジスタ構造とは無関係に２つ
の定流源の値によつてそれぞれ独立に設定できる
ようにしたすなわち分流比を制御できるPNPN素
子を用いた語線放電回路を提供するものである。
本発明のPNPN素子を用いた語線放電回路の第
１の実施例を第４図に示す。アドレスデコーダに
ドライバを介して接続される正側ワード線W+に
はバイポーラスタテイクRAMのセルが複数個接
続されるが、その最終端において図に示すように
W+線はレベルシフタ（LS）を介してPNPN素子
としてのシリコン制御整流素子SCR４０のアノ
ード端子４０１に接続され、SCRのカソード端
子４０２は他のワードに関するSCRのカソード
端子と共通的に定電流源４２に接続されている。
１の実施例を第４図に示す。アドレスデコーダに
ドライバを介して接続される正側ワード線W+に
はバイポーラスタテイクRAMのセルが複数個接
続されるが、その最終端において図に示すように
W+線はレベルシフタ（LS）を介してPNPN素子
としてのシリコン制御整流素子SCR４０のアノ
ード端子４０１に接続され、SCRのカソード端
子４０２は他のワードに関するSCRのカソード
端子と共通的に定電流源４２に接続されている。
そしてこの第１の実施例ではＰ―SCR方式に
対応し、SCRのP2N2P1N1素子のP1部分４０３よ
り出力端子を出して放電用トランジスタQ3のベ
ース端子に接続し、そのトランジスタのコレクタ
を負側ワード線W-に接続し、エミツタを他のワ
ードに関する放電用トランジスタQ3のエミツタ
と共通的にもう一つの定電流源４１に接続してい
る。また、SCRは第２図で説明したように
P2N2P1N1の４層構造を有している。もちろんW+
とW-の間には複数個のメモリセルが接続されて
いる。このようなPNPN素子を用いた語線放電回
路において、PNPN素子としてのSCRは電圧応答
が遅いことを利用してW-から抜きとる放電電流
に時間的な遅延をつくることができるのである。
すなわち、SCRに電流が流れるとき、前に説明
したように接合容量と拡散容量によつて大きなキ
ヤパシタになることを利用しているのである。
SCRに電流が流れているときP2N2P1のQ1トラン
ジスタおよびN2P1N1のQ2トランジスタは共に飽
和しており、そのPN接合部は空乏層による接合
容量のみならず流れる電流によつて比例する拡散
容量が加わるわけである。SCRがONしていると
きには、アノード端子４０１の電圧はQ1が飽和
しているのでP2P1コレクタエミツタ間電圧0.4V
ぐらいだけQ3のベース電圧より高く、さらにW+
はレベルシフト分だけ高い。このような電圧配分
にすることによつてW+とW-には適当な電圧差た
とえば0.8Vが設定される。今、正側ワード線W+
がアドレス選択されているときには高電位になつ
ており、SCRにはアノード４０１からカソード
４０２に電流I1が流れるがこのとき、非飽和トラ
ンジスタQ3のベース電流も供給されるのでトラ
ンジスタQ3がON状態になり放電電流I2が負側ワ
ード線W-からトランジスタQ3のコレクタ・エミ
ツタ間を介して流れる。今、このワード線W+が
選択から非選択に移行すると、正側ワード線W+
は高電位から低電位に変化するが、このとき
SCRは大容量キヤパシタであるためにQ3のベー
ス端子４０３の電圧は即座に低電位に落ちず、し
ばらくはQ3をON状態に保持し、従つて放電電流
はW-からQ3のコレクタエミツタ間を介してしば
らくは流し続けられる。そしてその大容量キヤパ
シタに貯られていた電荷が放電し、ついにQ3の
ベースに電流が流せなくなるまでに至る。このと
きになつて初めてQ3はOFF状態になり放電電流
が流れなくなるのである。すなわち、W+が選択
から非選択に変つてからしばらくの間はQ3はON
しており放電電流が流れるという原理になつてい
る。すなわち、正側ワード線電位W+が選択から
非選択になる、あるいは逆に非選択から選択に変
化する場合、この変化の結果によつてRAMの書
き込み読み出しを速くするためにこのような放電
回路は有効になり、W+の電圧変化の瞬間だけで
なくその後も放電電流をW-線に流し続けること
が必要であり、ある遅延時間電流を流してもるた
めに遅延回路を構成させ、そしてその後に放電電
流を切る必要がある。このような遅延回路を
SCRを用いてしかもW+とW-の電流比を電流源で
制御できるようにしたのが本発明の語線放電回路
である。すなわち、本出願人らによつてすでに出
願してある第３図のSCR放電回路と違つて、第
４図の本発明SCR放電回路では、SCRのアノー
ド４０１とカソード４０２の間を流れるW+の電
流I1は定電流源I1の大きさで決められ、W-の放電
電流はQ3のエミツタに接続される定電流源I2の大
きさによつて独立に決められる。この点が改良点
である。このように分流比I1／I2を制御できる長
所は第３図のSCR放電回路では放電電流がSCR
のトランジスタの構造によるのでウエハ上でばら
つくという欠点がもはやなく、ばらつきなく分流
比が決定できるということである。従つて、W+
の電流を0.5mA，W-の電流を大きくして1.5mA
のように設定することによつて、セルの書込み、
読出しの誤動作をなくすことができるとともに、
ワード線選択によつてスピードに差が出ることも
なく均一 にすることができるという利点が生れる本発明の
PNPN素子を用いた語線放電回路第２の実施例は
第５図に示す。この回路は第４図の第１の実施例
がＰ―SCR方式を用いたのに対しＮ―SCR方式
を用いているところのみ相違がある。すなわち、
W+線はレベルシフタLSを介してSCRのアノード
端子５０１に接続されSCRのカソード端子は他
のワードに関するSCRのカソード端子と共通的
に定電流源５２に接続されている点は第４図の第
１の実施例と同じであるがSCRのP2N2P1N1素子
のP1部分からではなくN2部分から出力端子を出
して放電用トランジスタQ3のベース端子に接続
している点が異なる。そのトランジスタQ3のコ
レクタを負側ワード線W-に接続し、エミツタを
他のワードに関する放電用トランジスタQ3のエ
ミツタと共通的にもう一つの定電流源５１に接続
している点も前と同様である。従つて動作の上で
はほぼ第４図のSCR放電回路と同じように、W+
の電圧変化が生じてからW-には放電電流をしば
らくは流すようにし、しかもW+の電流I1とW-の
放電電流I2を電流源５２，５１によつて独立に決
めることができるわけである。
対応し、SCRのP2N2P1N1素子のP1部分４０３よ
り出力端子を出して放電用トランジスタQ3のベ
ース端子に接続し、そのトランジスタのコレクタ
を負側ワード線W-に接続し、エミツタを他のワ
ードに関する放電用トランジスタQ3のエミツタ
と共通的にもう一つの定電流源４１に接続してい
る。また、SCRは第２図で説明したように
P2N2P1N1の４層構造を有している。もちろんW+
とW-の間には複数個のメモリセルが接続されて
いる。このようなPNPN素子を用いた語線放電回
路において、PNPN素子としてのSCRは電圧応答
が遅いことを利用してW-から抜きとる放電電流
に時間的な遅延をつくることができるのである。
すなわち、SCRに電流が流れるとき、前に説明
したように接合容量と拡散容量によつて大きなキ
ヤパシタになることを利用しているのである。
SCRに電流が流れているときP2N2P1のQ1トラン
ジスタおよびN2P1N1のQ2トランジスタは共に飽
和しており、そのPN接合部は空乏層による接合
容量のみならず流れる電流によつて比例する拡散
容量が加わるわけである。SCRがONしていると
きには、アノード端子４０１の電圧はQ1が飽和
しているのでP2P1コレクタエミツタ間電圧0.4V
ぐらいだけQ3のベース電圧より高く、さらにW+
はレベルシフト分だけ高い。このような電圧配分
にすることによつてW+とW-には適当な電圧差た
とえば0.8Vが設定される。今、正側ワード線W+
がアドレス選択されているときには高電位になつ
ており、SCRにはアノード４０１からカソード
４０２に電流I1が流れるがこのとき、非飽和トラ
ンジスタQ3のベース電流も供給されるのでトラ
ンジスタQ3がON状態になり放電電流I2が負側ワ
ード線W-からトランジスタQ3のコレクタ・エミ
ツタ間を介して流れる。今、このワード線W+が
選択から非選択に移行すると、正側ワード線W+
は高電位から低電位に変化するが、このとき
SCRは大容量キヤパシタであるためにQ3のベー
ス端子４０３の電圧は即座に低電位に落ちず、し
ばらくはQ3をON状態に保持し、従つて放電電流
はW-からQ3のコレクタエミツタ間を介してしば
らくは流し続けられる。そしてその大容量キヤパ
シタに貯られていた電荷が放電し、ついにQ3の
ベースに電流が流せなくなるまでに至る。このと
きになつて初めてQ3はOFF状態になり放電電流
が流れなくなるのである。すなわち、W+が選択
から非選択に変つてからしばらくの間はQ3はON
しており放電電流が流れるという原理になつてい
る。すなわち、正側ワード線電位W+が選択から
非選択になる、あるいは逆に非選択から選択に変
化する場合、この変化の結果によつてRAMの書
き込み読み出しを速くするためにこのような放電
回路は有効になり、W+の電圧変化の瞬間だけで
なくその後も放電電流をW-線に流し続けること
が必要であり、ある遅延時間電流を流してもるた
めに遅延回路を構成させ、そしてその後に放電電
流を切る必要がある。このような遅延回路を
SCRを用いてしかもW+とW-の電流比を電流源で
制御できるようにしたのが本発明の語線放電回路
である。すなわち、本出願人らによつてすでに出
願してある第３図のSCR放電回路と違つて、第
４図の本発明SCR放電回路では、SCRのアノー
ド４０１とカソード４０２の間を流れるW+の電
流I1は定電流源I1の大きさで決められ、W-の放電
電流はQ3のエミツタに接続される定電流源I2の大
きさによつて独立に決められる。この点が改良点
である。このように分流比I1／I2を制御できる長
所は第３図のSCR放電回路では放電電流がSCR
のトランジスタの構造によるのでウエハ上でばら
つくという欠点がもはやなく、ばらつきなく分流
比が決定できるということである。従つて、W+
の電流を0.5mA，W-の電流を大きくして1.5mA
のように設定することによつて、セルの書込み、
読出しの誤動作をなくすことができるとともに、
ワード線選択によつてスピードに差が出ることも
なく均一 にすることができるという利点が生れる本発明の
PNPN素子を用いた語線放電回路第２の実施例は
第５図に示す。この回路は第４図の第１の実施例
がＰ―SCR方式を用いたのに対しＮ―SCR方式
を用いているところのみ相違がある。すなわち、
W+線はレベルシフタLSを介してSCRのアノード
端子５０１に接続されSCRのカソード端子は他
のワードに関するSCRのカソード端子と共通的
に定電流源５２に接続されている点は第４図の第
１の実施例と同じであるがSCRのP2N2P1N1素子
のP1部分からではなくN2部分から出力端子を出
して放電用トランジスタQ3のベース端子に接続
している点が異なる。そのトランジスタQ3のコ
レクタを負側ワード線W-に接続し、エミツタを
他のワードに関する放電用トランジスタQ3のエ
ミツタと共通的にもう一つの定電流源５１に接続
している点も前と同様である。従つて動作の上で
はほぼ第４図のSCR放電回路と同じように、W+
の電圧変化が生じてからW-には放電電流をしば
らくは流すようにし、しかもW+の電流I1とW-の
放電電流I2を電流源５２，５１によつて独立に決
めることができるわけである。
さらに本発明のPNPN素子を用いた語線放電回
路において第３の実施例は第６図ａ，ｂに示すよ
うに第４図あるいは第５図の本発明の回路内にお
いてSCRのP2N2P1トランジスタQ1あるいはQ1′の
エミツタ・コレクタに抵抗を挿入したものであ
る。このような抵抗を挿入することはP2N2P1ト
ランジスタをOFFさせないようにする働きがあ
る。
路において第３の実施例は第６図ａ，ｂに示すよ
うに第４図あるいは第５図の本発明の回路内にお
いてSCRのP2N2P1トランジスタQ1あるいはQ1′の
エミツタ・コレクタに抵抗を挿入したものであ
る。このような抵抗を挿入することはP2N2P1ト
ランジスタをOFFさせないようにする働きがあ
る。
以上説明した本発明のPNPN素子を用いた語線
放電回路のRAMセルアレイとの接続を示すRAM
回路図を第７図に示す。
放電回路のRAMセルアレイとの接続を示すRAM
回路図を第７図に示す。
PAM回路において、各駆動トランジスタＴDの
ベース端子はアドレスデコーダの出力に接続され
コレクタ端子は高電源Vccに接続されエミツタ端
子が正側ワード線W+に接続されている。この正
側ワード線W+にはバイポーラスタテイツクRAM
セルC11，C12が行方向に接続されているので負荷
が大きいためエミツタフオロア型の駆動トランジ
スタＴDが必要になつている。この正側ワード線
W+は前述したようにレベルシフタとしての抵抗
４０５を介して語線放電回路内のPNPN素子とし
てのSCR４０のアノード端子４０１に接続され
る。またはSCRのカソード４０２は他のワード
に関するSCR４０′等のカソード４０２′等と共
通に接続されて定電流源４２に接続されている。
ベース端子はアドレスデコーダの出力に接続され
コレクタ端子は高電源Vccに接続されエミツタ端
子が正側ワード線W+に接続されている。この正
側ワード線W+にはバイポーラスタテイツクRAM
セルC11，C12が行方向に接続されているので負荷
が大きいためエミツタフオロア型の駆動トランジ
スタＴDが必要になつている。この正側ワード線
W+は前述したようにレベルシフタとしての抵抗
４０５を介して語線放電回路内のPNPN素子とし
てのSCR４０のアノード端子４０１に接続され
る。またはSCRのカソード４０２は他のワード
に関するSCR４０′等のカソード４０２′等と共
通に接続されて定電流源４２に接続されている。
本実施例のRAM回路では実施例１で説明した
第４図に示した放電回路を使用しているため、放
電用トランジスタQ3のベースはSCRのP2N2P1N1
素子のうちP1に接続されたＰ―SCR方式を使用
する。そして前記１行目のセルC11，C12，…，等
に接続された負側ワード線W-が前記放電用トラ
ンジスタQ3のコレクタ端子に接続されQ3のエミ
ツタは他のワードに関する放電用トランジスタ
Q3′等のエミツタ端子と共通に他の定電流源に接
続されている。なお、列方向に関してのセル
C11，C21，…，あるいは２列目のセルC12，C22，
…，等は２本のビツト線DO線にそれぞれ共通的
に接続されセンス回路７１あるいは７２等を介し
てビツトデコーダ８１、あるいは８２に接続さ
れ、行方向に選択された行セル群の内容をビツト
方向、すなわち列方向に選択して書込み読み出し
の制御が実行される。その制御のために各センス
回路７１，７２，…にはセンスアンプ９０が接続
され、ビツトデコーダには書込み用アンプ９１が
接続されている。なお、本発明のSCR放電回路
はW+とW-からの放電電流を独立に決められるよ
うにするためにSCRのカソード端子４０２，４
０２′，…接続された定電流源あるいは放電用ト
ランジスタのエミツタに接続された定電流源は定
電圧源にも等価的に置換され得ることに注意され
たい。
第４図に示した放電回路を使用しているため、放
電用トランジスタQ3のベースはSCRのP2N2P1N1
素子のうちP1に接続されたＰ―SCR方式を使用
する。そして前記１行目のセルC11，C12，…，等
に接続された負側ワード線W-が前記放電用トラ
ンジスタQ3のコレクタ端子に接続されQ3のエミ
ツタは他のワードに関する放電用トランジスタ
Q3′等のエミツタ端子と共通に他の定電流源に接
続されている。なお、列方向に関してのセル
C11，C21，…，あるいは２列目のセルC12，C22，
…，等は２本のビツト線DO線にそれぞれ共通的
に接続されセンス回路７１あるいは７２等を介し
てビツトデコーダ８１、あるいは８２に接続さ
れ、行方向に選択された行セル群の内容をビツト
方向、すなわち列方向に選択して書込み読み出し
の制御が実行される。その制御のために各センス
回路７１，７２，…にはセンスアンプ９０が接続
され、ビツトデコーダには書込み用アンプ９１が
接続されている。なお、本発明のSCR放電回路
はW+とW-からの放電電流を独立に決められるよ
うにするためにSCRのカソード端子４０２，４
０２′，…接続された定電流源あるいは放電用ト
ランジスタのエミツタに接続された定電流源は定
電圧源にも等価的に置換され得ることに注意され
たい。
(7) 発明の効果
以上説明したように、本発明の半導体メモリに
おいてPNPN素子としてのSCRを用いた語線放電
回路はSCRを用いているためにSCRの電圧応答
が遅いことを利用してW+ワード線の選択、非選
択の変化からW-線の放電電流のカツトオフを遅
延させることができ、さらにチツプ占有面積を小
さくでき、しかも正側ワード線W+と負側ワード
線W-からの放電電流を独立に設定できるという
効果がある。従つて誤動作のない高信頼化され、
読み出し書込みの速度も大きいバイポーラRAM
が構成できるという効果がある。
おいてPNPN素子としてのSCRを用いた語線放電
回路はSCRを用いているためにSCRの電圧応答
が遅いことを利用してW+ワード線の選択、非選
択の変化からW-線の放電電流のカツトオフを遅
延させることができ、さらにチツプ占有面積を小
さくでき、しかも正側ワード線W+と負側ワード
線W-からの放電電流を独立に設定できるという
効果がある。従つて誤動作のない高信頼化され、
読み出し書込みの速度も大きいバイポーラRAM
が構成できるという効果がある。
第１図ａは従来の語線放電回路を示す回路図、
第１図ｂはワード線の選択、非選択の変化から放
電流がカツトオフするまでの遅延時間を有する電
圧電流波形図、第２図は一般的なPNPN素子から
なるSCRの回路図、第３図はPNPN素子からなる
SCRのトランジスタの構成によつて放電電流が
決められる語線放電回路の回路図、第４図は本発
明の半導体メモリの語線放電回路の一実施例であ
つてＰ―SCRを用いた回路図、第５図は本発明
の半導体メモリの語線放電回路の一実施例であつ
てＮ―SCRを用いた回路図、第６図は本発明の
半導体メモリの語線放電回路の変形例をそれぞれ
示す回路図である。第７図は本発明を適用した
RAMを示す図である。 ４０…シリコン制御整流素子SCR、４０１…
アノード端子、４０２…カソード端子、Q1，
Q2，Q3…トランジスタ、４１，４２…定電流
源、LS…レベルシフタ。
第１図ｂはワード線の選択、非選択の変化から放
電流がカツトオフするまでの遅延時間を有する電
圧電流波形図、第２図は一般的なPNPN素子から
なるSCRの回路図、第３図はPNPN素子からなる
SCRのトランジスタの構成によつて放電電流が
決められる語線放電回路の回路図、第４図は本発
明の半導体メモリの語線放電回路の一実施例であ
つてＰ―SCRを用いた回路図、第５図は本発明
の半導体メモリの語線放電回路の一実施例であつ
てＮ―SCRを用いた回路図、第６図は本発明の
半導体メモリの語線放電回路の変形例をそれぞれ
示す回路図である。第７図は本発明を適用した
RAMを示す図である。 ４０…シリコン制御整流素子SCR、４０１…
アノード端子、４０２…カソード端子、Q1，
Q2，Q3…トランジスタ、４１，４２…定電流
源、LS…レベルシフタ。
Claims (1)
- 【特許請求の範囲】 １ 正側ワード線と負側ワード線間に接続された
複数のメモリセルと該正側ワード線にエミツタが
接続されたPNPトランジスタと、該PNPトランジ
スタと共にサイリスタを構成するNPNトランジ
スタと、該NPNトランジスタのエミツタが接続
された第一の定電流源、又は定電圧源を有し、か
つ前記サイリスタの前記NPNトランジスタのベ
ース又はコレクタにベースが接続されると同時に
前記負側ワード線がコレクタに接続された放電用
トランジスタと、該放電用トランジスタのエミツ
タが接続された第二の定電流源、又は定電圧源を
有することを特徴とする半導体メモリ。 ２ 前記サイリスタを構成するPNPトランジスタ
部分のエミツタ―コレクタ間に低抗を接続したこ
とを特徴とする特許請求の範囲第１項記載の半導
体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233779A JPS59124756A (ja) | 1982-12-29 | 1982-12-29 | 半導体メモリ |
| EP83303859A EP0100160B1 (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory devices with word line discharging circuits |
| US06/510,349 US4604728A (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory device |
| DE8383303859T DE3380543D1 (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory devices with word line discharging circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233779A JPS59124756A (ja) | 1982-12-29 | 1982-12-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124756A JPS59124756A (ja) | 1984-07-18 |
| JPS6255235B2 true JPS6255235B2 (ja) | 1987-11-18 |
Family
ID=16960433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233779A Granted JPS59124756A (ja) | 1982-07-02 | 1982-12-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124756A (ja) |
-
1982
- 1982-12-29 JP JP57233779A patent/JPS59124756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124756A (ja) | 1984-07-18 |
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