JPS6252821B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入力信号の周波数を測定するデイジタ
ル回路に関する。

今日製造されている多くの自動車には自動車の
トランスミツシヨンに取付けられたフレキシブ
ル・ケーブルによつて駆動される２極磁石を含む
スピード・トランスジユーサが設けられている。
磁石は自動車のスピードを指示するためインジケ
ータ針をダイアルに対して相対的に駆動するべく
スピード・カツプと共同動作する。このような機
械式スピードメータを、電気信号に応動してポイ
ンタを位置設定する磁界を形成する１対の直交配
置されたコイルを含むゲージで置き換えることが
提唱されている。

スイート（sweet）の米国特許第4051434号は
スピード・トランスジユーサによつて発生される
ような比較的低い情報速度を有する信号を処理す
るのに特に適した回路について述べている。該回
路は第１の直列シフト・レジスタを含み、その内
容は測定すべき入力信号の各サイクルの開始時点
において一定量だけ増加される。その後、第１の
レジスタの内容は次の入力サイクルが検出される
まで指数関数的に減少せられ、次の入力サイクル
が検出されると上記操作が繰返される。

入力信号の各サイクルの開始時点において、第
１のレジスタの内容は第２のメモリ・レジスタに
転送され、そこでデータはゲージまたは他の出力
装置を駆動するのに使用される。

しかし、前記米国特許第4051434号の回路が自
動車のゲージに応用されるとき、低速度において
急速な減速度が生じるような場合、またはトラン
スジユーサからの情報が全く失なわれるような場
合望ましくない結果が生じることがある。低速度
においては、メモリ・レジスタは入力信号の周波
数が低いためにめつたに更新されず、その結果ゲ
ージのポインタを望ましくない程大きな変化幅で
０に移動させることがある。センサ情報が失なわ
れた場合、メモリ・レジスタは更新されず、従つ
てゲージはセンサ情報が失なわれた時点で存在し
たスピードを記憶することになる。

本発明は向上した精度を提供し、低速度におけ
るポインタの動作を改善する改良されたデイジタ
ル周波数測定回路を提供するものである。

上述の目的を達成するため、前述の第１および
第２のレジスタの内容を連続的に比較する回路が
設けられており、入力信号の各サイクルにおける
通常の更新に加えて、第１のレジスタの内容が第
２のレジスタの内容より小となるときは常に第２
のメモリ・レジスタは第１のレジスタの内容で更
新される。

第１図を参照すると、本発明の周波数測定回路
は２つの18ビツト・シフト・レジスタ１０および
１２を有している。データはクロツク１４からの
クロツク信号φによつて約132KHzの速度でレジ
スタ１０および１２を通して直列にシフトされ
る。レジスタ１２はRC回路１５によつて電源導
入時に初期化される。レジスタ１０の出力は、レ
ジスタ１０の内容に算術演算を実行する全加賛器
１６のＡポートを通してその入力に帰還されてい
る。クロツク１４はタイミング信号Ｔ０−Ｔ１７
（その内の幾つかは第２図に示されている）を発
生するタイミング発生器２４を駆動する。

信号Ｔ０−Ｔ１７の各々は18クロツク・サイク
ル毎に繰返し、18クロツク・サイクルが１ワード
時間期間を形成する。ワード発生器２６は波形Ｔ
０−Ｔ１２に応動して入力信号が測定される各サ
イクル毎にレジスタ１０の内容に加算される18ビ
ツトの２進ワードを発生する。Ｔ２−Ｔ４，Ｔ６
−Ｔ９およびＴ１１−Ｔ１２をOR接続すること
によつて生成されたデイジタル数値7132に相応す
る典型的なワードが第２図に示されている。第３
図に示すように、MARKと名付けられた信号は
入力端子２７に加えられた入力信号に続くＴ０の
立上りで発生される。入力信号は実質的に矩形波
の信号を発生する信号処理回路３２を通して加え
られる。回路３２の出力はフリツプ・フロツプ３
４のＤ入力に加えられ、フリツプ・フロツプ３４
のＱ出力はフリツプ・フロツプ３６のＤ入力に接
続されている。フリツプ・フロツプ３４および３
６のクロツク入力はＴ０に接続されている。フリ
ツプ・フロツプ３４のＱ出力およびフリツプ・フ
ロツプ３６のＱ出力はORゲート３８の入力を提
供し、該ゲート３８の出力はと名付けら
れている。この信号はインバータ４０に
よつて反転され信号MARKが形成される。

このようにしてMARKおよびは各々１
ワード時間期間を有しており、入力信号の第１の
ワード時間中に生起する。

ワード発生器２６の出力はインバータ２８によ
つて反転され、ゲート２９，３０および３１より
成るAND／OR／INVERT論理回路に加えられ
る。

MARKが高レベルのとき、ゲート３０はエネ
イブルされを加算器１６のＢ入力に加え
る。TACHおよびを先行する演算によつ
て生じたキヤリイ・インと共に加算することによ
りワード発生器２６からの一定値がレジスタ１０
の内容に加算される。またMARKが高レベルで
ある間、レジスタ１０の出力TACHはゲート４
８およびゲート４１，４２および４３より成る
AND／OR／INVERT論理回路を通してメモリ・
レジスタ１２中にロードされる。ゲート４１はゲ
ート４６を通過したMARK信号によつてエネイ
ブルされ、ゲート４２はインバータ５５によつて
デイスエイブルされる。このようにして入力信号
の立上りに続く第１のワード時間の間、メモリ・
レジスタはレジスタ１０の内容で更新され、レジ
スタ１０の内容はワード発生器２６から発生され
た予め定められた数値だけ増大する。

入力信号の相続くワード時間期間中、MARK
信号は低レベルで、信号は高レベルであ
る。が高レベルであるので、ゲート５４
および５２はエネイブルされ、メモリ・レジスタ
１２の内容はその出力からその入力に再循環され
る。また各々の相続くワード時間期間中、レジス
タ１０の上位７ビツトはレジスタ２¹¹出力から
ORゲート６４を通してANDゲート４４に加えら
れる。ANDゲート４４は第２図に示すようにフ
リツプ・フロツプ６２から発生される信号Ｓ／Ｍ
によつてエネイブルされる。フリツプ・フロツプ
６２はＴ０の立上りでセツトされ、Ｔ７の立上り
でセツトされる。このようにしてゲート４４は各
ワード時間の最初の７ビツト時間期間中エネイブ
ルされる。

が高レベルのとき、ゲート２９はエネ
イブルされ、それによつてレジスタ１０の上位７
ビツトはゲート３１によつて反転され、加算器１
６のＢ入力に加えられ、そこでこれらビツトはレ
ジスタ１０の下位７ビツトから減算される。この
操作によりレジスタ１０の内容は指数関数的に減
少する。第４ａ図は定常状態、即ち一定周波数入
力におけるレジスタ１０の内容をアナグロ的に表
示したものである。第４ａ図に示すように、レジ
スタの内容は各々のMARKワード時間期間中ワ
ード発生器２６からの２進ワードに相応する量だ
け増大し、MARKワード時間期間の間の期間に
指数関数的に減少する。

以上述べた第１図の回路は前述の米国特許第
4051434号に示されているものである。従来の回
路においては、２進ワードの形態をした出力を提
供するレジスタ１２はMARKが生起するときに
のみ更新される。その結果、第４ｂ図から分るよ
うに、入力周波数が減少すると、レジスタ１２の
内容が更新されるとき瞬時変化Ｘが生じる。レジ
スタ１２がタコメータまたはスピードメータのポ
インタを位置付けるのに使用されている場合、こ
の効果は低い入力周波数、例えば８Km／ｈ（５ｍ
ph）以下において顕著である。もし何らかの理
由（例えばスピードメータに応用した場合、自動
車の車輪が氷の上でロツクしたような場合）で入
力信号が失なわれると、MARK信号は発生され
ず、ポインタは先行するMARK時間期間中にレ
ジスタ中にロードされた値に位置した状態で留ま
る。

この状態を緩和するため、本発明に従いレジス
タ１０の出力は全加算器５６によつてレジスタ１
２の内容と連続的に比較される。この場合全加算
器５６のＢ入力はゲート５４の出力に接続されて
おり、そのＡ入力はインバータ５８を通してレジ
スタ１０の出力に接続されている。

加算器５６はレジスタ１２からレジスタ１０の
内容の減算、即ち２の補数の加算を行う。レジス
タ１２の内容がレジスタ１０の内容より大である
とすると、加算器５６からキヤリイ・アウトが発
生され、フリツプ・フロツプ６０のＤ入力に加え
られる。これらの条件（即ちレジスタ１２の内容
がレジスタ１０の内容より大）の下において、各
Ｔ０によつてゲート４１はフリツプ・フロツプ６
０のＱ出力からゲート４６を通してエネイブルさ
れ、レジスタ１２をレジスタ１０の内容で更新す
る。

これによりレジスタ１２の内容は、レジスタ１
０の内容がレジスタ１２の内容以下に降下すると
きは常に、レジスタ１０の内容に迫従することに
なる。これによりスピードメータまたはタコメー
タの針は低スピード状態の下である。スピード指
示状態からより低いスピード指示状態にゆつくり
と移動することになる。第４ｂ図にはレジスタ１
２は実際にロードされる値が下側の点線で示され
ている。

本出願人による出願中の1979年３月22日付米国
特許願第022822号で述べられているように、スピ
ードメータまたはタコメータの針の位置を決定す
るのにレジスタ１２の上位10ビツトが使用されて
いる。上位７ビツトがレジスタ１０の内容を指数
関数的に減少させるために使用されているので、
これらビツトがすべて０であると指数関数的減少
は生じず、スケーリングおよびビツト2⁸〜2¹⁰の
値に依存してポインタは自動車が停止していると
き例えば3.2Km／ｈ（２ｍph）となる低い速度を
指示することになる。この問題を回避するため本
発明の好ましき特徴に従い、上位７ビツトが０の
ときはNORゲート７０がANDゲート６６をエネ
イブルするようになつている。

これにより信号Ｔ０はゲート６４，４４，２９
および３１を通過し、そこで反転されて加算器１
６のＢ入力に加えられる。これにより１つの０と
それに続く17個の１より成る18ビツト・ワードが
提供される。通常存在する先行する操作で生じた
キヤリイ・インは18個の１をレジスタ１０の内容
に加算し、レジスタ１０はその内容を１だけ減少
させる。このレジスタ１０の減少操作は2⁸〜2¹⁰
ビツトがすべて０となるまで継続され、2⁸〜2¹⁰
ビツトがすべて０となるとゲート６８はゲート６
６をデイスエイブルする。これによりビツト2⁸〜
2¹⁰によつて表わされる残余は除去され、自動車
が静止状態にあるときスピード０の指示を与え
る。

【図面の簡単な説明】

第１図は本発明に従うデイジタル周波数測定回
路の１実施例のブロツク図、第２および３図はタ
イミング波形を示す図、第４ａおよび４ｂ図は本
発明を理解するのに有用なグラフを示す図であ
る。 〔主要部分の符号の説明〕、第１のシフト・レ
ジスタ手段……１０、第２のシフト・レジスタ手
段……１２、タイミング手段……１４，２４。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号の周波数に比例した２進ワードを発
   生するデイジタル周波数測定回路において、該回
   路は第１のシフト・レジスタ手段と、第２のシフ
   ト・レジスタ手段と、前記入力信号の期間より実
   質的に短い１ワード時間期間を形成するタイミン
   グ手段と、該タイミング手段に応動して前記第２
   のレジスタ手段の内容を前記第１のレジスタ手段
   の内容で前記入力信号の各サイクル毎に更新する
   手段と、前記入力信号の各サイクル毎に１ワード
   時間期間中前記第１のレジスタ手段の内容を予め
   定められた量だけ増加させる手段と、前記入力信
   号の後続のワード時間期間中前記第１のレジスタ
   手段の内容を前記第１のレジスタ手段の内容に比
   例した量だけ減少させる手段とを含み、 各ワード時間期間毎に前記第１のレジスタ手段
   と第２のレジスタ手段の内容を比較し、前記第２
   のレジスタ手段の内容が前記第１のレジスタ手段
   の内容より大であるならば前記第２のレジスタ手
   段の内容を前記第１のレジスタ手段の内容で更新
   する手段を有することを特徴とするデイジタル周
   波数測定回路。 ２ 特許請求の範囲第１項記載のデイジタル周波
   数測定回路において、前記第１のレジスタ手段の
   内容を減少させる手段は前記第１のレジスタの予
   め定められた数の上位ビツトを前記第１のレジス
   タの相応する数の下位ビツトから減算して前記第
   １のレジスタの内容を予め定められた比例量だけ
   減少させる手段と、前記上位ビツトが２進数の０
   であることに応動して予め定められた数の上位ビ
   ツトが０となるまで前記第１のレジスタの内容を
   減少させる手段を含むことを特徴とするデイジタ
   ル周波数測定回路。 ３ 特許請求の範囲第１または第２項記載のデイ
   ジタル周波数測定回路において、前記第２のレジ
   スタ手段中に形成された２進ワードによりスピー
   ドメータまたはタコメータのポインタの位置設定
   を行わせる手段を有することを特徴とするデイジ
   タル周波数測定回路。