JPS6252791A - マルチプレツクス回路 - Google Patents
マルチプレツクス回路Info
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- JPS6252791A JPS6252791A JP60192479A JP19247985A JPS6252791A JP S6252791 A JPS6252791 A JP S6252791A JP 60192479 A JP60192479 A JP 60192479A JP 19247985 A JP19247985 A JP 19247985A JP S6252791 A JPS6252791 A JP S6252791A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＣ業にの利用分野）
本発明は、記憶保持動作が必要な随時、！；込み及び読
出し可能な記憶装置（以下、ダイナミックＲＡＭという
）において、複数のデータ信号から１つのデータも−ｊ
吋を選択するマルチプレックス回路に関するものである
。
出し可能な記憶装置（以下、ダイナミックＲＡＭという
）において、複数のデータ信号から１つのデータも−ｊ
吋を選択するマルチプレックス回路に関するものである
。
（従来の技術）
従来、このような分野の技術としては、例えば第２図及
び第３図のようなものがあった。以下、その構成を説明
する。
び第３図のようなものがあった。以下、その構成を説明
する。
第２図は従来のダイナミックＲＡＭの一構成例を示す概
略構成図である。
略構成図である。
第２図において、■はメモリセルマトリクスで、このメ
モリセルマトリクスｌは、アドレス信号伝送用の多数の
ワード線（図示せず）とデータ信号伝送用の多数のデー
タ線（ピッ）ｆｆｌ）２とに接続されたＭＯＳトランジ
スタからなる多数のメモリセル（図示せず）と、ワード
線及びビット線２に接続されメモリセルの記憶情報を検
出する複数個のセンスアンプ３とで構成されている。こ
こで、メモリセルマトリクス１は、例えば記憶界ｊＩ′
Ｆが６４にピントで構成され、その相補的な４対のデー
タ線２−１１．２−１２．２−２１．２−２２．２−３
１．２−３２゜２−４１．２−４２が補助アンプ４を介
してマルチプレックス回路５に接続されている。補助ア
ンプ４は、データ線２−１１〜２−４２を通してセンス
アンプ３から送られてくる相補的な４対のデータ信号Ｉ
Ｎ、Ｉ）Ｔ。
モリセルマトリクスｌは、アドレス信号伝送用の多数の
ワード線（図示せず）とデータ信号伝送用の多数のデー
タ線（ピッ）ｆｆｌ）２とに接続されたＭＯＳトランジ
スタからなる多数のメモリセル（図示せず）と、ワード
線及びビット線２に接続されメモリセルの記憶情報を検
出する複数個のセンスアンプ３とで構成されている。こ
こで、メモリセルマトリクス１は、例えば記憶界ｊＩ′
Ｆが６４にピントで構成され、その相補的な４対のデー
タ線２−１１．２−１２．２−２１．２−２２．２−３
１．２−３２゜２−４１．２−４２が補助アンプ４を介
してマルチプレックス回路５に接続されている。補助ア
ンプ４は、データ線２−１１〜２−４２を通してセンス
アンプ３から送られてくる相補的な４対のデータ信号Ｉ
Ｎ、Ｉ）Ｔ。
０２、市、Ｄ３．市−、Ｄ４． ｆｆＴを増幅してマル
チプレックス回路５に墜える。
チプレックス回路５に墜える。
マルチプレックス回路５は、４対のデータ信号ＤＩ−π
から相補的な一対のデータ信号ＤＢ、 ｌ１ｌｌｒ
を選択し、それを一対のデータバス６−１．６−２へ出
力する回路である。マルチプレックス回路５には、プリ
チャージ信号φｄＰ、 φｐｘと、アドレスバッファ７
から出力される内部アドレスバッファ相補的な出力信号
Ａ７Ｘ、Ａ’７ｘ、Ａ７ＹＪ７Ｙ トカ入力すレル。
から相補的な一対のデータ信号ＤＢ、 ｌ１ｌｌｒ
を選択し、それを一対のデータバス６−１．６−２へ出
力する回路である。マルチプレックス回路５には、プリ
チャージ信号φｄＰ、 φｐｘと、アドレスバッファ７
から出力される内部アドレスバッファ相補的な出力信号
Ａ７Ｘ、Ａ’７ｘ、Ａ７ＹＪ７Ｙ トカ入力すレル。
アドレスバッファ７は、行アドレス信号（以下。
ロウアドレス４．１号という） ＩＳ、 列アドレス信
号−（以Ｆ、コラムアドレス信号という） ｔＳＳ、
アドレス（１１すＡ７を人力し、アドレス値りＡ７の論
理°゛０°゛または“ｌ”に応じて、内部ロウアドレス
バ、ンフγ相補的な出力信号Ａ ７ Ｘ 、 ｒ７Ｘま
たは内部コラムアドレスバッファ相補的な出力信号Ａ７
Ｙ、￥７Ｙを出力する。マルチプレックス回路５は、プ
リチャージ信号）φｄｐ、φρ！及び出力信号Ａ７Ｘ
−ｆｆＹに基づき、４対のデータイム号０１〜旺力）ら
一対のデータ信号ＤＢ、ＴＩ３を選択し、主アンプ８に
与える。
号−（以Ｆ、コラムアドレス信号という） ｔＳＳ、
アドレス（１１すＡ７を人力し、アドレス値りＡ７の論
理°゛０°゛または“ｌ”に応じて、内部ロウアドレス
バ、ンフγ相補的な出力信号Ａ ７ Ｘ 、 ｒ７Ｘま
たは内部コラムアドレスバッファ相補的な出力信号Ａ７
Ｙ、￥７Ｙを出力する。マルチプレックス回路５は、プ
リチャージ信号）φｄｐ、φρ！及び出力信号Ａ７Ｘ
−ｆｆＹに基づき、４対のデータイム号０１〜旺力）ら
一対のデータ信号ＤＢ、ＴＩ３を選択し、主アンプ８に
与える。
主アンプ８はデータ信号ＤＢ、 ＠を増幅し、それをデ
ータバッファ９を介して出力信号ＤＯとして出力する。
ータバッファ９を介して出力信号ＤＯとして出力する。
なお、：５１図には図示されていないが、メモリセルマ
トリクス１には、他７つの行アドレス信号ＡＯＸ−Ａ６
Ｘ及び列アドレス信号ＡＯＹ −ＡＮＹ ７２＜与えラ
レ、コノアドレス信号ＡＯＸ −Ａ８Ｘ、ＡＯＹ −Ａ
ＯＹ ニより４対のデータ信号Ｄ１〜１−が選択される
。
トリクス１には、他７つの行アドレス信号ＡＯＸ−Ａ６
Ｘ及び列アドレス信号ＡＯＹ −ＡＮＹ ７２＜与えラ
レ、コノアドレス信号ＡＯＸ −Ａ８Ｘ、ＡＯＹ −Ａ
ＯＹ ニより４対のデータ信号Ｄ１〜１−が選択される
。
第３図は第２図中のマルチプレックス回路の回路図であ
る。
る。
第３図において、１０−１〜ｌ０−８は各データ線２−
１１〜２−４２にそれぞれ直列接続されたＭＯＳトラン
ジスタ（以下、 ＭＯＳという）であり、そのうち、Ｍ
ＯＳｌ０−１．１０−３はＭＯＳ １１−１を介してデ
ータバス６−２に、ＭＯＳ１０−２．１０−４はＭＯＳ
ｌｌ−２を介してデータバス８−２に、ＭＯＳ１０−５
．１０づはＭＯＳ１１３を介してデータバス８−１に、
およびＭＯ９ＩＯ−１３，１０−８はＭＯＳｌｌ−４を
介してデータバス８−１に、それぞれ接続されている。
１１〜２−４２にそれぞれ直列接続されたＭＯＳトラン
ジスタ（以下、 ＭＯＳという）であり、そのうち、Ｍ
ＯＳｌ０−１．１０−３はＭＯＳ １１−１を介してデ
ータバス６−２に、ＭＯＳ１０−２．１０−４はＭＯＳ
ｌｌ−２を介してデータバス８−２に、ＭＯＳ１０−５
．１０づはＭＯＳ１１３を介してデータバス８−１に、
およびＭＯ９ＩＯ−１３，１０−８はＭＯＳｌｌ−４を
介してデータバス８−１に、それぞれ接続されている。
ここで、Ｎ０ＳＩＯ−１と１０−２．１０−３と１０−
４．１０−５と１０−６．１０−７と１Ｏ−８とは、そ
れらのゲートが相互に結合点旧〜Ｎ４で接続され、さら
に５ｏｓｉｏ−ｉと１１−１．１０−４と１１−２．１
０−５と１１−３．ｔｏ−８と１１−４とは、それらが
結合点Ｎ５〜Ｎ８を介して直列に接続されている。また
、ＭＯＳ１１−１と１１−２．１１−３と１１−４とは
、それらのゲーが相Ｖに結合点Ｎ９．ＮＩＯを介して相
１ｊ−に接続されている。
４．１０−５と１０−６．１０−７と１Ｏ−８とは、そ
れらのゲートが相互に結合点旧〜Ｎ４で接続され、さら
に５ｏｓｉｏ−ｉと１１−１．１０−４と１１−２．１
０−５と１１−３．ｔｏ−８と１１−４とは、それらが
結合点Ｎ５〜Ｎ８を介して直列に接続されている。また
、ＭＯＳ１１−１と１１−２．１１−３と１１−４とは
、それらのゲーが相Ｖに結合点Ｎ９．ＮＩＯを介して相
１ｊ−に接続されている。
ＭＯＳ １０−１〜１０−８のゲートを制御する第１の
ゲート制御回路１２は、電源電位ＶＤＤ及びグラノド間
に直列接続サレタＭＯ５１２−１，１２−２ト、 ’、
１：源電位ＶＤＤ 及びグランド間に直タク接続された
ＭＯＳ１２−３．１２−４とで構成され、ＭＯＳ１２−
１ と１２−２の結合点が結合点旧に、ＭＯＳ１２−３
と１２−４の結合点が結合点Ｎ４にそれぞれ接続されて
いる。 ＭＯＳＩ２−１．１２−３のゲートはプリチャ
ージ信号φｄｐにより制御されると共に、ＭＯＳ１２−
２．１２−４（’）各ケートハ出力信Ｓ”７Ａ７Ｙ、Ｖ
ｒＹニよりそれぞれ制御される。
ゲート制御回路１２は、電源電位ＶＤＤ及びグラノド間
に直列接続サレタＭＯ５１２−１，１２−２ト、 ’、
１：源電位ＶＤＤ 及びグランド間に直タク接続された
ＭＯＳ１２−３．１２−４とで構成され、ＭＯＳ１２−
１ と１２−２の結合点が結合点旧に、ＭＯＳ１２−３
と１２−４の結合点が結合点Ｎ４にそれぞれ接続されて
いる。 ＭＯＳＩ２−１．１２−３のゲートはプリチャ
ージ信号φｄｐにより制御されると共に、ＭＯＳ１２−
２．１２−４（’）各ケートハ出力信Ｓ”７Ａ７Ｙ、Ｖ
ｒＹニよりそれぞれ制御される。
ＭＯＳ１ｌ−１−１１−４のゲートを制御する第２゜第
３のゲート制御回路１３．１４のうち、第２のゲート制
御回路１３は、電源電位ＶＤＤ及びグランド間にａ’−
１１４ｅ続サレタＭＯｓ１３−１．１３−２！：、電源
電位ｖａｎ及びグランド間に直列接続されたＭＯＳ１４
−１．１４−２とで構成され、 ＭＯＳ１３−１ と１
３−２の結合点が結合点Ｎ９に、ＭＯＳ１４−１と１４
−２の結合点が結合点ＮＩＯにそれぞれ接続されている
。ＭＯＳ１３−１．１４−１の各ゲートはブリチャーシ
イ、１号−φｐｘにより、ＭＯＳ＋３−２のゲートは出
力信ｒ）Ａｌｘにより、さらにＭＯＳ１４−２のゲート
は出力信号ｒ７×により、それぞれ制御される。
３のゲート制御回路１３．１４のうち、第２のゲート制
御回路１３は、電源電位ＶＤＤ及びグランド間にａ’−
１１４ｅ続サレタＭＯｓ１３−１．１３−２！：、電源
電位ｖａｎ及びグランド間に直列接続されたＭＯＳ１４
−１．１４−２とで構成され、 ＭＯＳ１３−１ と１
３−２の結合点が結合点Ｎ９に、ＭＯＳ１４−１と１４
−２の結合点が結合点ＮＩＯにそれぞれ接続されている
。ＭＯＳ１３−１．１４−１の各ゲートはブリチャーシ
イ、１号−φｐｘにより、ＭＯＳ＋３−２のゲートは出
力信ｒ）Ａｌｘにより、さらにＭＯＳ１４−２のゲート
は出力信号ｒ７×により、それぞれ制御される。
−力の結合点Ｎ５とＮ６間にはｉｌのプリチャージ回路
１５が、他方の結合点Ｎ７とＮ８間には第２のプリチャ
ージ回路１−６が、それぞれ接続されている。
１５が、他方の結合点Ｎ７とＮ８間には第２のプリチャ
ージ回路１−６が、それぞれ接続されている。
第１のプリチャージ回路１５はＭＯＳ１５−１〜１５−
３で、第２のプリチャージ回路１ＢはＭＯＳ１Ｂ−１−
１１３−３で、それぞれ構成され、プリチャージ信号φ
ｄｐの論理” ｌ ”によって結合点Ｎ５．ＭｅとＮ７
．Ｎ８とを電源電位ＶＤＤに予備充電（プリチャージ）
する。
３で、第２のプリチャージ回路１ＢはＭＯＳ１Ｂ−１−
１１３−３で、それぞれ構成され、プリチャージ信号φ
ｄｐの論理” ｌ ”によって結合点Ｎ５．ＭｅとＮ７
．Ｎ８とを電源電位ＶＤＤに予備充電（プリチャージ）
する。
以上のように構成される装置の動作について説明する。
先ず、メモリセルのデータを読出すには、図示しナイア
ドＬ／ス信号ＡＯＸ ”Ａ８Ｘ、ＡＯＹ ＮＡ８Ｙ ニ
ヨッて４対のデータ線ＤＩ−■を選択する。すると、選
択されたメモリセルのデータがセンスアンプ３で検出さ
れ、それがデータ線２−１１〜２−４２を通してデータ
信号旧〜旺として出力される。出力されたデータ帖りＤ
Ｉ〜１−は、補助アンプ４で増幅された後、マルチプレ
ックス回路５に人力される。
ドＬ／ス信号ＡＯＸ ”Ａ８Ｘ、ＡＯＹ ＮＡ８Ｙ ニ
ヨッて４対のデータ線ＤＩ−■を選択する。すると、選
択されたメモリセルのデータがセンスアンプ３で検出さ
れ、それがデータ線２−１１〜２−４２を通してデータ
信号旧〜旺として出力される。出力されたデータ帖りＤ
Ｉ〜１−は、補助アンプ４で増幅された後、マルチプレ
ックス回路５に人力される。
マルチプレックス回路５では、プリチャージ信号φｄＰ
、φｐＸの論理°“１°°によってＭＯＳ１２−１゜１
２−３．１３−１．１４−１．１５−１−１５−３．１
８−１−１６−３がオンし、万−夕線２−１１〜２−４
２及びデータバス８−１．６−２を電源電位ｖ００にプ
リチャージしてリセット状態にする。次いで、出力信号
ｎＹ、Ａ７Ｙの論理“ｌｏ“ 、０°′によってＭＯＳ
１２−２．１２−４がオンまたはオフし、結合点旧、Ｎ
３または８２．Ｎ４をグランド電位または′Ｉｔ源電位
ＶＤＤ ニｌ、 テＭＯ９ＩＯ−１゜１０−２．１０−
５．１０−８または１０−３．１０−４．１０−７．１
０−８をオフまたはオン状態にする。これにより、４対
のデータ信−′ｆＤ１〜πのうち２対のデータ信号ＤＩ
−ｆｌ’ＪまたはＤ３〜Ｔ４が選択される。その後、出
力信号Ａ７ＸＪ７Ｘ （７）論理“１”、”０”ニヨッ
テＭＯＳ１３−２ 。
、φｐＸの論理°“１°°によってＭＯＳ１２−１゜１
２−３．１３−１．１４−１．１５−１−１５−３．１
８−１−１６−３がオンし、万−夕線２−１１〜２−４
２及びデータバス８−１．６−２を電源電位ｖ００にプ
リチャージしてリセット状態にする。次いで、出力信号
ｎＹ、Ａ７Ｙの論理“ｌｏ“ 、０°′によってＭＯＳ
１２−２．１２−４がオンまたはオフし、結合点旧、Ｎ
３または８２．Ｎ４をグランド電位または′Ｉｔ源電位
ＶＤＤ ニｌ、 テＭＯ９ＩＯ−１゜１０−２．１０−
５．１０−８または１０−３．１０−４．１０−７．１
０−８をオフまたはオン状態にする。これにより、４対
のデータ信−′ｆＤ１〜πのうち２対のデータ信号ＤＩ
−ｆｌ’ＪまたはＤ３〜Ｔ４が選択される。その後、出
力信号Ａ７ＸＪ７Ｘ （７）論理“１”、”０”ニヨッ
テＭＯＳ１３−２ 。
１４−２がオンまたはオフし、結合点Ｎ９またはＮＩＯ
をグランド電位または電源電位ＶＤＤにしてＭＯＳｌｌ
−１゜１１−２または１１−３．１１−４をオフまたは
オン状態にする。これにより、２対のデータ信号ＤＩ−
１１ｆｆまたはＤ３〜ｒｌＴのうちのいす、れか一方か
ら一対のデータ信号を選択し、それをデータ４ｔ、”ｒ
号ＤＢ、 ｆｌＴとしてデータバス８−１．６−２から
出力する。
をグランド電位または電源電位ＶＤＤにしてＭＯＳｌｌ
−１゜１１−２または１１−３．１１−４をオフまたは
オン状態にする。これにより、２対のデータ信号ＤＩ−
１１ｆｆまたはＤ３〜ｒｌＴのうちのいす、れか一方か
ら一対のデータ信号を選択し、それをデータ４ｔ、”ｒ
号ＤＢ、 ｆｌＴとしてデータバス８−１．６−２から
出力する。
出力されたデータ信号ＤＢ、 １ｌｌｌｌｒは、第２図
の１−、アップ８で増幅され、データバッファ９を介し
て出力４ｉすＤＯとして送出さ、れる。
の１−、アップ８で増幅され、データバッファ９を介し
て出力４ｉすＤＯとして送出さ、れる。
また、１り込み動作は、データバッファ９を入力パンフ
ァとして動作させ、マルチプレックス回路５で一対のデ
ータバス８−１．８−２上の信号を解読してそれを４対
のデータ線Ｄ１〜πに４え、所定のメモリセルヘデータ
の書込みを行なう。
ァとして動作させ、マルチプレックス回路５で一対のデ
ータバス８−１．８−２上の信号を解読してそれを４対
のデータ線Ｄ１〜πに４え、所定のメモリセルヘデータ
の書込みを行なう。
（発明が解決しようとする問題点）
しかしながら、丘記構成のマルチプレックス回路５では
、読出し時において、ＭＯＳｌ０−１−１０−８により
４対のデータ信号ＤＩ−０４（７）うちの２対を選び、
さらにＭＯＳｌｌ−Ｉ Ｎ１１−４により２対のデータ
信５′、のうちの一対を選択する構造であるため、読出
すべきデータ信号−は２段のＭＯＳｌ０−１〜１０−８
と１１１−１１４とを通って出力される。そのため、Ｍ
ＯＳ１０−１〜ｌ０−８と１１−１−１１−４の内部抵
抗によるデータ信号Ｄ１〜ｆｆＴのレベル低下と、信号
伝達の遅延を招くという問題点があった。
、読出し時において、ＭＯＳｌ０−１−１０−８により
４対のデータ信号ＤＩ−０４（７）うちの２対を選び、
さらにＭＯＳｌｌ−Ｉ Ｎ１１−４により２対のデータ
信５′、のうちの一対を選択する構造であるため、読出
すべきデータ信号−は２段のＭＯＳｌ０−１〜１０−８
と１１１−１１４とを通って出力される。そのため、Ｍ
ＯＳ１０−１〜ｌ０−８と１１−１−１１−４の内部抵
抗によるデータ信号Ｄ１〜ｆｆＴのレベル低下と、信号
伝達の遅延を招くという問題点があった。
本発明は、前記従来技術が持っていた問題点として、デ
ータ信号のレベル低下とその転送時間の遅延の点につい
て解決したマルチプレックス回路を提供するものである
。
ータ信号のレベル低下とその転送時間の遅延の点につい
て解決したマルチプレックス回路を提供するものである
。
（問題点を解決するためのｆ段）
本発明は、前記問題点を解決するために、プリチャージ
信号と少なくとも２対の相補的な出力信号に基づき、複
数対の相補的な第１のデータ信号から一対の相補的な第
２のデータ信号を選択してそれを出力するマルチプレッ
クス回路において、前記各対の第１のデータ信号をそれ
ぞれ入、切してそれらを前記第２のデータ信号として出
力する複数対のＭＯＳと、前記プリチャージ信号に基づ
き前記各対のＭＯＳをオン状態にし、かつ前記プリチャ
ージ信号及び出力信号に基づき前記複数対のＭＯＳのい
ずれか一対をオン状態にする複数個のゲート制御回路と
を備えたものである。
信号と少なくとも２対の相補的な出力信号に基づき、複
数対の相補的な第１のデータ信号から一対の相補的な第
２のデータ信号を選択してそれを出力するマルチプレッ
クス回路において、前記各対の第１のデータ信号をそれ
ぞれ入、切してそれらを前記第２のデータ信号として出
力する複数対のＭＯＳと、前記プリチャージ信号に基づ
き前記各対のＭＯＳをオン状態にし、かつ前記プリチャ
ージ信号及び出力信号に基づき前記複数対のＭＯＳのい
ずれか一対をオン状態にする複数個のゲート制御回路と
を備えたものである。
（作 用）
本発明によれば、以上のようにマルチプレックス回路を
構成したので、ゲート制御回路は、複数対のＭＯＳのい
ずれか一対を選択してそれをオン状態にするように（動
さ、その一対のＭＯＳは、一対の第１のデータ信号を第
２のデータ信号として出力するように働く、これによっ
て複数対の第１のデータ信号の選択が１段のＭＯＳで行
なえるのである。したがって、前記問題点を除去できる
のである。
構成したので、ゲート制御回路は、複数対のＭＯＳのい
ずれか一対を選択してそれをオン状態にするように（動
さ、その一対のＭＯＳは、一対の第１のデータ信号を第
２のデータ信号として出力するように働く、これによっ
て複数対の第１のデータ信号の選択が１段のＭＯＳで行
なえるのである。したがって、前記問題点を除去できる
のである。
（実施例）
第１図は本発明の実施例を示すマルチプレックス回路の
回路図である。ダイナミックＲＡＭの全体の構成は従来
と同様であるため、第２図および第３図中の要素と同一
の要素には、同一の符号が付されている。
回路図である。ダイナミックＲＡＭの全体の構成は従来
と同様であるため、第２図および第３図中の要素と同一
の要素には、同一の符号が付されている。
第１図において、２０−１〜２０−８はデータ線２−１
１〜２−４２とデータバス６−１．８−２の間を入、切
りするＭＯＳであり、この各ＭＯ３２０−１〜２−１１
はそのドレイ７ （マタｌｌ／−４） カテー！’！１
ａ２−１ｔ 〜２−４２ニソれぞれ接続されると共に、
ＭＯＳ２０−１．２０−３．２０−５．２０−７のソー
ス（またはドレイン）がデータバス６−２に、ＭＯＳ２
０−２．２０−４．２０−８．２０−８のソース（また
はドレイン）がデータバスｅ−ｔにそれぞれ共通接続さ
れている。また、ＭＯＳ２０−１と２０−２．２０−３
と２０−４．２０−５ と２０−８．２０−７ と２０
−８とは、それらのゲートが結合点Ｎｉｌ−８１４でそ
れぞれ相尾に接続されている。 これらのＭＯＳ２０−
１〜２０−８のゲートを制御するために、複数個のゲー
ト制御回路２１〜２４が、没けられている。
１〜２−４２とデータバス６−１．８−２の間を入、切
りするＭＯＳであり、この各ＭＯ３２０−１〜２−１１
はそのドレイ７ （マタｌｌ／−４） カテー！’！１
ａ２−１ｔ 〜２−４２ニソれぞれ接続されると共に、
ＭＯＳ２０−１．２０−３．２０−５．２０−７のソー
ス（またはドレイン）がデータバス６−２に、ＭＯＳ２
０−２．２０−４．２０−８．２０−８のソース（また
はドレイン）がデータバスｅ−ｔにそれぞれ共通接続さ
れている。また、ＭＯＳ２０−１と２０−２．２０−３
と２０−４．２０−５ と２０−８．２０−７ と２０
−８とは、それらのゲートが結合点Ｎｉｌ−８１４でそ
れぞれ相尾に接続されている。 これらのＭＯＳ２０−
１〜２０−８のゲートを制御するために、複数個のゲー
ト制御回路２１〜２４が、没けられている。
ゲート制御回路２１は、電源電圧ＶＤＤとグランド間に
直列接続されたプリチャージ用１４０ｓ２１−１及びＭ
ＯＳ２１−２と、 ｌ’１Ｏｓ２１−１と２１−２の結
合箇所とグランドとの間に直列接続されたＭＯＳ２１−
３．２１−４とで構成されている。 ＭＯＳ２１−１
と２１−２の結合箇所は結合点Ｎｉｌに接続され、さら
にＭＯＳ２１−３と２１−４は結合点ＮＩ５を介して相
１ｊに接続されている。 ＭＯＳ２１−１はプリチャー
ジ信号・φｄｐにより、ＭＯＳ２１−２は出力信号Ａ７
ＹニＪ：ＩＪ、ＭＯＳ２１−３ ｔ−１出力信号ｆｆＹ
ニＪ： ｔＪ 。
直列接続されたプリチャージ用１４０ｓ２１−１及びＭ
ＯＳ２１−２と、 ｌ’１Ｏｓ２１−１と２１−２の結
合箇所とグランドとの間に直列接続されたＭＯＳ２１−
３．２１−４とで構成されている。 ＭＯＳ２１−１
と２１−２の結合箇所は結合点Ｎｉｌに接続され、さら
にＭＯＳ２１−３と２１−４は結合点ＮＩ５を介して相
１ｊに接続されている。 ＭＯＳ２１−１はプリチャー
ジ信号・φｄｐにより、ＭＯＳ２１−２は出力信号Ａ７
ＹニＪ：ＩＪ、ＭＯＳ２１−３ ｔ−１出力信号ｆｆＹ
ニＪ： ｔＪ 。
ＭＯＳ２１−４は出力信−，７Ａ７Ｘにより、それらの
ゲートがそれぞれ制御される。
ゲートがそれぞれ制御される。
同様に、他のゲート制御回路２２はＭＯＳ２２−１〜２
２−４で、ゲート制御回路２３はＭＯＳ２３−１〜２３
−４で、ゲート制御回路２４はＭＯＳ２４−１〜２４−
４で、それぞれ構成されている。ここで、ＭＯＳ２２−
１と２２−２．２３−１と２３−２．２４−１ と２４
−２の各結合箇所は、結合点Ｎ１２〜Ｎ１４にそれぞれ
接続され、さらに、ＭＯＳ２２−１ と２２−４．２３
−３ と２３−４．２４−３ と２４−４とは結合点旧
６〜８１８でそれぞれ相互に接続されている。
２−４で、ゲート制御回路２３はＭＯＳ２３−１〜２３
−４で、ゲート制御回路２４はＭＯＳ２４−１〜２４−
４で、それぞれ構成されている。ここで、ＭＯＳ２２−
１と２２−２．２３−１と２３−２．２４−１ と２４
−２の各結合箇所は、結合点Ｎ１２〜Ｎ１４にそれぞれ
接続され、さらに、ＭＯＳ２２−１ と２２−４．２３
−３ と２３−４．２４−３ と２４−４とは結合点旧
６〜８１８でそれぞれ相互に接続されている。
以上のように構成されるマルチプレックス回路の動作を
第４図の波形図を参照しつつ説明する。
第４図の波形図を参照しつつ説明する。
なお、０′５４図中、ＴＯ，Ｔ３はリセット期間、ＴＩ
はアドレス信号発生期間、およびＴ２は出力データ選択
期間である。
はアドレス信号発生期間、およびＴ２は出力データ選択
期間である。
（１）リセット期間ＴＯ
リセット時は、第２図のロウアドレス信号ＵＳ及びコラ
ｔ、アドレス信号Ｃ℃が論理“ｌ”となり、これによっ
てアドレス／へツファ７の出力信号Ａ７Ｘ 、Ａ７Ｙが
“０”、出力信号Ａπ、八刀へ論理°“１”となる。す
ると、ＭＯＳ２１−２．２１−４．２２−２゜２２−４
．２３−２．２３−４．２４−２．２４−４がオフ状ｉ
Ｌとなる。
ｔ、アドレス信号Ｃ℃が論理“ｌ”となり、これによっ
てアドレス／へツファ７の出力信号Ａ７Ｘ 、Ａ７Ｙが
“０”、出力信号Ａπ、八刀へ論理°“１”となる。す
ると、ＭＯＳ２１−２．２１−４．２２−２゜２２−４
．２３−２．２３−４．２４−２．２４−４がオフ状ｉ
Ｌとなる。
リセット信号φｄＰが入力されると、ＭＯＳ２１−１゜
２２−１．２３−１．２４−１はオン状態となり、結合
点Ｎｉｌ〜Ｎ１４が電源電圧ＶＤＤにプリチャージされ
る。すると、ＭＯＳ２０−１〜２０−８はオン状態とな
り、４対のデータ線２−１１〜２−４２及び一対のデー
タバスｅ−ＩＪ−２もプリチャージされ、４対のデータ
信号０ｌ−１１）ｉ−の読出し可能状態となる。
２２−１．２３−１．２４−１はオン状態となり、結合
点Ｎｉｌ〜Ｎ１４が電源電圧ＶＤＤにプリチャージされ
る。すると、ＭＯＳ２０−１〜２０−８はオン状態とな
り、４対のデータ線２−１１〜２−４２及び一対のデー
タバスｅ−ＩＪ−２もプリチャージされ、４対のデータ
信号０ｌ−１１）ｉ−の読出し可能状態となる。
（２）期間Ｔｌ、Ｔ２のデータ信号選択峙（アクティブ
時） （ａ）アドレス信号発生期間ＴＩ アクティブ時になると、ロウアドレス信号ＩＳが論理”
ｏ ”に☆：下り、それがアドレスバッファ７により
ラッチされ、アドレス信号Ａ７が” ｏ ”か、” ｌ
”かの情報により、相補的な出カイ、ｊ号Ａ７Ｘまた
は［Ｘが発生してそれが論理” ｌ ”に）７」−る０
例えば、出力信号・Ａ７Ｘが” ｌ ” 、に７Ｘ カ
”０” （７）ト、ｆｆ、ＭＯＳ２１−４．２２−４カ
オン、 ＭＯＳ２３−４．２４−４がオフとなり、結合
点Ｎ１５．Ｎ１ｆ３がグランド電位になると共に、結合
点旧７．ＮＩ８が電源゛上位ＶＤＤに保持される。する
と、結合点旧１゜Ｎ１２がグランド電位になってＭＯＳ
２０−１〜２０−４がオフ状態となる。
時） （ａ）アドレス信号発生期間ＴＩ アクティブ時になると、ロウアドレス信号ＩＳが論理”
ｏ ”に☆：下り、それがアドレスバッファ７により
ラッチされ、アドレス信号Ａ７が” ｏ ”か、” ｌ
”かの情報により、相補的な出カイ、ｊ号Ａ７Ｘまた
は［Ｘが発生してそれが論理” ｌ ”に）７」−る０
例えば、出力信号・Ａ７Ｘが” ｌ ” 、に７Ｘ カ
”０” （７）ト、ｆｆ、ＭＯＳ２１−４．２２−４カ
オン、 ＭＯＳ２３−４．２４−４がオフとなり、結合
点Ｎ１５．Ｎ１ｆ３がグランド電位になると共に、結合
点旧７．ＮＩ８が電源゛上位ＶＤＤに保持される。する
と、結合点旧１゜Ｎ１２がグランド電位になってＭＯＳ
２０−１〜２０−４がオフ状態となる。
（ｂ）出力データ選択期間
次に、コラムアドレス信号ユ°Ｓが論理“Ｏ”に☆トリ
、これがアドレスパ・νファ７によりラッチされ、アド
レス信号Ａ７が論理“０“か、” ｌ ”かの情報によ
り、相補的な出力信号Ａ７ＹまたはＡＴＹが発生してそ
れが論理“１”に立上る０例えば、出力信号Ａ７Ｙが°
゛ｌ”、 Ａ″′７Ｖが“Ｏ”のとき、ＭＯＳ２３−２
．２４−３がオン、ＭＯＳ２３−３．２４−２がオフ状
態となる。すると、結合点旧３がグランド電位になるた
め、 ＭＯＳ２０−５．２０−８がオフ状態になると共
に、結合・ｊ、・、Ｎ１４が電源電位ＶＤＤを保持する
ため、ＭＯＳ２０−７．２０−８力オ７状ｊＥ＋’ｋＭ
持ｔ ル、 従ッテ、ＭＯＳ２０−７．２０−８のオン
状ｙムにより、４対のデータ信号Ｄ１〜πのうちの・対
データ信号ＤＩ、 ｔｌＴのみが選択され、それがデー
タ信号ＤＢ、 ＠とじてデータバスＥｉ−Ｉ Ｊ−２へ
出力される。このように、４対のデータ４Ｌｊ号０ｌ−
ｆｆＴは１段のＭＯＳ２０−１〜２０−８によって選択
され、その１段のＭＯＳ２０−１〜２０−８ Ｌか通過
しないため、データ信号−のレベル低下が少なくなる。
、これがアドレスパ・νファ７によりラッチされ、アド
レス信号Ａ７が論理“０“か、” ｌ ”かの情報によ
り、相補的な出力信号Ａ７ＹまたはＡＴＹが発生してそ
れが論理“１”に立上る０例えば、出力信号Ａ７Ｙが°
゛ｌ”、 Ａ″′７Ｖが“Ｏ”のとき、ＭＯＳ２３−２
．２４−３がオン、ＭＯＳ２３−３．２４−２がオフ状
態となる。すると、結合点旧３がグランド電位になるた
め、 ＭＯＳ２０−５．２０−８がオフ状態になると共
に、結合・ｊ、・、Ｎ１４が電源電位ＶＤＤを保持する
ため、ＭＯＳ２０−７．２０−８力オ７状ｊＥ＋’ｋＭ
持ｔ ル、 従ッテ、ＭＯＳ２０−７．２０−８のオン
状ｙムにより、４対のデータ信号Ｄ１〜πのうちの・対
データ信号ＤＩ、 ｔｌＴのみが選択され、それがデー
タ信号ＤＢ、 ＠とじてデータバスＥｉ−Ｉ Ｊ−２へ
出力される。このように、４対のデータ４Ｌｊ号０ｌ−
ｆｆＴは１段のＭＯＳ２０−１〜２０−８によって選択
され、その１段のＭＯＳ２０−１〜２０−８ Ｌか通過
しないため、データ信号−のレベル低下が少なくなる。
しかもその転送時間が短くなるため、アドレス信号ＴＩ
Ｓ ；ＴＡ Ｓからのアクセス時間を短縮できる。
Ｓ ；ＴＡ Ｓからのアクセス時間を短縮できる。
（３）リセット期間Ｔ３
データの読出し後、プリチャージ信号φｄＰが論理“Ｏ
Ｎから“１′°へｓ”ｔニー １：ると、前記と同様に
してデータ＆！ａ２−１１〜２−４２及びデータバス８
−１．８−２が電源゛１シ位ＶＤＤにプリチャージされ
、次の読出し動負が行なわれる。
Ｎから“１′°へｓ”ｔニー １：ると、前記と同様に
してデータ＆！ａ２−１１〜２−４２及びデータバス８
−１．８−２が電源゛１シ位ＶＤＤにプリチャージされ
、次の読出し動負が行なわれる。
：ｊｒＪＳ図は第１図の回路におけるページモード動作
を説明するための信号波形図である。ページモード動作
とは、第５図に示すように、ロウアトし・ス４．ｉ 叶
１’ＨＳが論理” ｏ ”の期間において、コラムアド
レスａＳを論理″０”、“°１°°に複数回切拝えてコ
ラムアドレスイ、）号の読出しを行ない、そのデータ信
号ＤＢ、 ｌ［を出力する動作である。このようなペー
ジモード動作を的確に行なわせるため、第１図の回路に
おいて、ＭＯＳ２１−３〜２４−３を、没け、ページモ
ード中のリセット時にプリチャージ信号φｃｉｐとアド
レス信号Ａ７ＸまたはＡ’７Ｘのケ、ヒリがオーバーラ
ツプするために発生する電流パスを防止している。
を説明するための信号波形図である。ページモード動作
とは、第５図に示すように、ロウアトし・ス４．ｉ 叶
１’ＨＳが論理” ｏ ”の期間において、コラムアド
レスａＳを論理″０”、“°１°°に複数回切拝えてコ
ラムアドレスイ、）号の読出しを行ない、そのデータ信
号ＤＢ、 ｌ［を出力する動作である。このようなペー
ジモード動作を的確に行なわせるため、第１図の回路に
おいて、ＭＯＳ２１−３〜２４−３を、没け、ページモ
ード中のリセット時にプリチャージ信号φｃｉｐとアド
レス信号Ａ７ＸまたはＡ’７Ｘのケ、ヒリがオーバーラ
ツプするために発生する電流パスを防止している。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である０例えば、ゲート制御回路２１〜２４を他
の回路で構成してもよい。
が可能である０例えば、ゲート制御回路２１〜２４を他
の回路で構成してもよい。
（発明の効果）
以Ｉ―詳細に説り１したように１本発明によれば、第１
のデータ信号・の選択を行なう際に、１段のＭＯＳのみ
を通過させるようにしたので、データ信号のレベル低ド
の減少と、データ（ｒｉ号の転送時間の短縮化という効
果が期待できる。
のデータ信号・の選択を行なう際に、１段のＭＯＳのみ
を通過させるようにしたので、データ信号のレベル低ド
の減少と、データ（ｒｉ号の転送時間の短縮化という効
果が期待できる。
第１図は本発明の実施例を示すマルチプレックス回路の
回路図、第２図は従来のダイナミックＲＡＭの概略構成
因、第３図は第２図中の従来のマルチプレックス回路の
回路図、：５４図および第５図は第１図のマルチプレッ
クス回路の信号波形図である。 ■・・・・・・メモリセルマトリクス、 ２−１１〜２
−４２・・・・・・データ線、５・・・・・・マルチプ
レックス回路、８−１．６−２・・・・・・データバス
、７・・・・・・アドレスバッファ、２０−１〜２−８
・・・・・・ＭＯＳ、 ２１〜２４・・・・・・ゲート
制御Ｊ 回路、Ａ７Ｘ、ｉＵＸ、Ａ７Ｙ、Ａ’ＴＹ −
・−・・−出力信号、 Ｄｌ〜σ１−・・・データイｌ
ｊｔ；、ＤＢ、皿・・・・・・データ信号、ｉｓ。 １：Ｔｓ 、 Ａ ７・・・・・・アトレフ４５号、φ
ｄｐ、φｐｘ・・・・・・プリチャージ信号。 出願人代理人 柿 本 恭 酸第１図 第２図 第３図 兜１図の信号波形図 第１図の信号屡げメ羽 第５図
回路図、第２図は従来のダイナミックＲＡＭの概略構成
因、第３図は第２図中の従来のマルチプレックス回路の
回路図、：５４図および第５図は第１図のマルチプレッ
クス回路の信号波形図である。 ■・・・・・・メモリセルマトリクス、 ２−１１〜２
−４２・・・・・・データ線、５・・・・・・マルチプ
レックス回路、８−１．６−２・・・・・・データバス
、７・・・・・・アドレスバッファ、２０−１〜２−８
・・・・・・ＭＯＳ、 ２１〜２４・・・・・・ゲート
制御Ｊ 回路、Ａ７Ｘ、ｉＵＸ、Ａ７Ｙ、Ａ’ＴＹ −
・−・・−出力信号、 Ｄｌ〜σ１−・・・データイｌ
ｊｔ；、ＤＢ、皿・・・・・・データ信号、ｉｓ。 １：Ｔｓ 、 Ａ ７・・・・・・アトレフ４５号、φ
ｄｐ、φｐｘ・・・・・・プリチャージ信号。 出願人代理人 柿 本 恭 酸第１図 第２図 第３図 兜１図の信号波形図 第１図の信号屡げメ羽 第５図
Claims (1)
- 【特許請求の範囲】 プリチャージ信号と少なくとも２対の相補的な出力信号
に基づき、複数対の相補的な第１のデータ信号から一対
の相補的な第２のデータ信号を選択してそれらを出力す
るマルチプレックス回路において、 前記各対の第１のデータ信号をそれぞれ入、切してそれ
らを前記第２のデータ信号として出力する複数のＭＯＳ
トランジスタと、 前記プリチャージ信号に基づき前記各対の ＭＯＳトランジスタをオン状態にし、かつ前記プリチャ
ージ信号及び出力信号に基づき前記複数対のＭＯＳトラ
ンジスタのいずれか一対をオン状態にする複数個のゲー
ト制御回路とを、 備えたことを特徴とするマルチプレックス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192479A JPS6252791A (ja) | 1985-08-31 | 1985-08-31 | マルチプレツクス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192479A JPS6252791A (ja) | 1985-08-31 | 1985-08-31 | マルチプレツクス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252791A true JPS6252791A (ja) | 1987-03-07 |
Family
ID=16291974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60192479A Pending JPS6252791A (ja) | 1985-08-31 | 1985-08-31 | マルチプレツクス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252791A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657891A (en) * | 1979-10-17 | 1981-05-20 | Kao Corp | Dispersing agent for aqueous slurry of coal powder |
| JPS5657889A (en) * | 1979-10-17 | 1981-05-20 | Kao Corp | Dispersing agent for coal-water slurry |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210590A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS59210580A (ja) * | 1983-05-13 | 1984-11-29 | Victor Co Of Japan Ltd | 可撓性磁気デイスク装置 |
| JPS59227091A (ja) * | 1983-06-06 | 1984-12-20 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-08-31 JP JP60192479A patent/JPS6252791A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210590A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS59210580A (ja) * | 1983-05-13 | 1984-11-29 | Victor Co Of Japan Ltd | 可撓性磁気デイスク装置 |
| JPS59227091A (ja) * | 1983-06-06 | 1984-12-20 | Toshiba Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657891A (en) * | 1979-10-17 | 1981-05-20 | Kao Corp | Dispersing agent for aqueous slurry of coal powder |
| JPS5657889A (en) * | 1979-10-17 | 1981-05-20 | Kao Corp | Dispersing agent for coal-water slurry |
| JPS6252790B2 (ja) * | 1979-10-17 | 1987-11-06 | Kao Corp | |
| JPS6252792B2 (ja) * | 1979-10-17 | 1987-11-06 | Kao Corp |
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