JPS6251520B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は大型電子計算機に用いる高密度多層化
プリント基板の製造等に係り、回路パターン形成
後の欠陥回路を修復する手段について提示する回
路パターン改修方法。

(b) 技術の背景 高速度で動作するIC、LSIを実装する高密度多
層プリント基板（以下単にプリント基板と呼ぶ）
は多数の微細な回路がパターン化生成され、又立
体的回路接続をなす数千個に及ぶバイヤホール等
を具備する。係るプリント基板の製造は作業上、
特に接続品質面から多大の努力を必要とし、導体
回路の接続信頼性を確保するが、期待に反し例え
ば回路パターンの断線や短絡等の欠陥を生ずる。

従来、この様な回路パターン中に欠陥が発生し
たとき、欠陥に係るパターン回路部分を個別のワ
イヤ（以下Piscrerte Wireの略記DWとする）で
再配線することがある。係る具体例を第１図と第
２図により説明する。

(c) 従来技術と問題点 第１図は対象とするプリント基板内立体的回路
（パターン）の欠陥に係る一回路を示す。

図中、１と２と３は該基板表面又は裏面側にお
ける外付けのIC素子等をボンデイング接続する
パツド端子、４と５は積層回路間を接続する通称
バイヤホールと呼ばれる中継接続用のスルーホー
ル、そして６と6′は、前記欠陥に係る部分回路で
ある。

ところでパツド端子１と３間の回路は同一のプ
リント基板面上にあることは少く、スルーホール
を介して積層の中間層回路パターンを部分回路と
して形成されていることが多い。例えば図示パツ
ド端子１と２間の回路６は該基板の表面回路パタ
ーンで部分的に配線されるが、スルーホール４と
５間の回路６′は積層の一中間層で配線される等
して回路が形成される。

しかして第１図の７で示すところが断線欠陥と
すれば、該欠陥修復に当り第２図ａに示される
DW８を用いてパツド端子１と２間を再配線する
ことで対処していた。更に第２図ｂにおいては、
第１図のパツド端子２と３間回路の部分回路６″
に断線欠陥７′が生じた場合が示され、この場合
はDW９をパツド端子２と３間に接続して再配線
して修理を完了していた。

しかしながら、前記DWによる二点間配線は、
通電時該基板内の厚膜（あるいは薄膜）形成の回
路導体と同一伝播速度であることが望ましく、こ
のため修復に用いるDW配線長（LDW）を次式に
より決定していた。

Ｌ_DW＝Ｄ_ＰＴ／Ｄ_ＤＷ・Ｌ_PT ……(1) 式中、Ｌ_PTはパツド端子間の回路パターン長
さ、Ｄ_PTは単位回路パターン長当りの伝播（遅
延）時間、及びＤ_DWはDW単位長当りの伝播（遅
延）時間である。

然るに配線されたDW８又はDW９とプリント
基板形成の膜回路との接続点図示２のパツド端子
部で電気的反射やこれにともなうミスマツチング
が生じ、該基板組立てのユニツト回路が誤動作す
る不都合を発していた。

(d) 発明の目的 本発明はかかる従来技術における欠点を除去す
ることを目的として高速で動作する計算機等に用
いられるプリント基板の前記欠陥回路の改修にお
いて、前記ミスマツチング等生じないあるいは信
号伝達にさいしミスマツチングによるレーシング
等起らない改修方法を提供しようとするものであ
る。

(e) 発明の構成 本発明によれば、プリント基板内回路パターン
において欠陥を有する導体膜を両端のパツド端子
近傍において切断し、前記両端の端子パツド間を
前記導体膜長に対応しかつカツトされた回路導体
中に含まれるスルーホール数に対応して線長を決
めたワイヤにより接続する回路パターン改修方法
が提案される。

(f) 発明の実施例 以下、本発明の実施例を第３図乃至第５図に従
つて説明する。

第３図と第４図は、共に前記回路パターンの欠
陥が断線状態７あるいは７′として発生したとき
の第２図同様の回路構成で示され、従来と比較し
て本発明の要旨が明らかとなる様考慮される。

第３図に示される実施例にあつては断線欠陥７
の位置がプリント基板の表面回路パターン、ある
いは中間層の一回路パターン何れであるとに拘ら
ず、従来の部分的回路の修復８を改めパツド端子
１〜２間をDW１１にて接続するとともに、端子
パツド２〜３間をもDW１１′にて接続する。即
ち、プリント基板内において関連する配線路全長
回路に亘り配線する。これにともない基板表面の
パツド端子１，２及び３の端子近くで回路パター
ン（導体膜）のカツト１２及びカツト１３を施し
て、膜形成の回路に分流する並列の分岐回路が生
じない様する。修復に用いるDW線長Ｌ_DWは前記
(1)式に代り次式より決定する。

Ｌ_DW＝１／Ｄ_ＤＷ〔Ｄ_PT・Ｌ_PT＋Ｄ_TH（Ｎ_TH ＋１）〕 ……(2) 式中、Ｄ_THはスルーホールの伝播時間及びＮ_TH
は中継スルーホール数、又Ｄ_DW、Ｐ_PT及びＬ_PTは
(1)式の定義を参照されたい。

換言すれば、前記の各カツト間の全導体膜長に
対応しかつカツト間の導体中に含まれるスルーホ
ール数に対応して線長を決めて配線する。

この様に修復ネツト全体をパツド端子部でカツ
トすることにより、DW路と膜形成の回路との間
において信号伝播上のレーシングがなく、又図示
にない該基板内他回路との時間的マツチングをは
かるものである。

第４図は第２図ｂ図該当の回路導体６″におい
て、断線欠陥７′の生じたときであり、この場合
と言えども前式(2)によりDW接続体１１，１１′
の全長を決め配線しかつ前記と同様なパツド端子
部での切離あるいはカツト１２又はカツト１３を
して対処する実施例である。

第５図に例示するのは、前記DW接続体１１が
パツド端子２の近くでプリント基板スルーホール
１４を貫通させる等して配線接続する状態であ
る。図示スルーホール１４の上方が多層化プリン
ト基板の表面側であるとすれば、DW接続体は表
面上設置のワイヤ接続用パツド１５にはんだ付け
し、他方前記基板の裏面側にてワイヤ接続用パツ
ド１６にはんだ付けして具体的配線が施される。

パツド端子２には図示にないがLSI等該基板実
装の個別素子がボンデイング接続される端子であ
る。

本発明の前記実施例はプリント基板内での断線
欠陥があるときを述べたが、これは回路パターン
間に短絡があると判定される欠陥に対しても両方
の回路を前記の方法で切離し、切離回路をDWで
接続すればよい。

(g) 発明の効果 前記本発明の回路パターン改修方法によれば、
膜形成の回路導体と同じ電気的特性速度のDW配
線接続が施行されることとなる。これにともない
高速度かつ高密度多層化プリント基板の電算機適
用上の問題点が解決されたことになり安定してプ
リント基板を提供することが可能となる。

【図面の簡単な説明】

第１図と第２図は従来の回路パターン改修方法
を説明する回路図、又第３図乃至第４図は本発明
の一実施例を説明する回路図、及び第５図はDW
接続体の配線接続する状態を示す図である。 図中、１，２と３はパツド端子、４，５と１４
はバイヤホールあるいはスルーホール、６，６′
と６″は断線等パターン欠陥に係る部分回路、７
と７′は断線部分、８と９はDW接続体、１１は
本発明の接続体、１２と１３は膜回路導体のカツ
ト部所及び１５と１６はボンデイングパツドであ
る。

Claims (1)

【特許請求の範囲】
1. １ 回路パターン、スルーホール、及び素子接続
   用のパツド端子等を形成したプリント基板内回路
   パターンの欠陥改修において、欠陥を有する導体
   膜を両端のパツド端子近傍において、切断し、前
   記両端の端子パツド間を前記導体膜長に対応しか
   つ切断された回路導体中に含まれるスルーホール
   数に対応して線長を決めたワイヤにより接続する
   ことを特徴とする回路パターン改修方法。