JPS6250848B2 - - Google Patents
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- JPS6250848B2 JPS6250848B2 JP56048591A JP4859181A JPS6250848B2 JP S6250848 B2 JPS6250848 B2 JP S6250848B2 JP 56048591 A JP56048591 A JP 56048591A JP 4859181 A JP4859181 A JP 4859181A JP S6250848 B2 JPS6250848 B2 JP S6250848B2
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Description
【発明の詳細な説明】
本発明はCPU（中央処理装置）によつてチヤ
ネルを介して制御される入出力制御装置と入出力
装置との間に設けられ、データ転送を行なう入出
力インターフエイス装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention is an input/output interface device that is provided between an input/output control device and an input/output device that are controlled by a CPU (central processing unit) via a channel, and that performs data transfer. Regarding.
第１図は、一般の計算機システム構成を示め
し、１はCPU、２はメインメモリ、３は入出力
チヤネル、４は入出力制御装置、５は入出力装置
である。入出力装置５がたとえばデイスクで構成
されているとき、デイスク上の目標位置にアクセ
スするためにヘツドを移動させる際に比較的長い
時間を要していた。さらに、デイスクは回転体で
あるので、ヘツドが目標位置近くで移動した後、
リード／ライトのタイミングをとるためにデイス
クのほぼ１回転分の待時間を要する場合もあつ
た。とくに、同一のデータを繰り返しデイスクか
ら取り出す場合は、前述の動作時間が取り出し動
作毎にかかつてしまつていた。 FIG. 1 shows the configuration of a general computer system, where 1 is a CPU, 2 is a main memory, 3 is an input/output channel, 4 is an input/output control device, and 5 is an input/output device. When the input/output device 5 is composed of a disk, for example, it takes a relatively long time to move the head to access a target position on the disk. Furthermore, since the disk is a rotating body, after the head moves near the target position,
In some cases, a waiting time of approximately one rotation of the disk was required to obtain read/write timing. In particular, when the same data is repeatedly retrieved from a disk, the aforementioned operating time is expended each time the data is retrieved.
この問題を解決するために、第２図に示すよう
にデータを貯蔵するためのデータバツフアを有し
たデータキヤツシユ装置６を入出力制御装置４と
入出力装置５に接続することにより、入出力制御
装置４と、入出力装置５間で転送されるべきデー
タがデータキヤツシユ装置６内の前記データバツ
フア上に存在するとき、入出力制御装置４は入出
力装置５を起動することなくデータキヤツシユ装
置６を起動し、入出力制御装置４とデータキヤツ
シユ装置６間でデータ転送を実行するようなデー
タキヤツシユシステムが用いられていた。 In order to solve this problem, a data cache device 6 having a data buffer for storing data is connected to the input/output control device 4 and the input/output device 5 as shown in FIG. When data to be transferred between the device 4 and the input/output device 5 exists on the data buffer in the data cache device 6, the input/output control device 4 transfers the data to the data cache device without starting the input/output device 5. A data cache system was used in which data was transferred between the input/output control device 4 and the data cache device 6.
ここで、第２図に示した従来の装置を第３図Ａ
のタイミングチヤートを用いて説明する。データ
キヤツシユ装置６から第１のデータ要求信号
DVDRQが出力されたとき、入出力制御装置４か
ら第１のデータ応答信号DVDRPを入出力装置５
に返し、入出力制御装置４の内部遅延時間Ａ経過
後に、第２のデータ要求信号CHDRQが入出力チ
ヤネル３に転送される。そして、入出力チヤネル
３から第２のデータ応答信号CHDRPの立上りが
入出力制御装置４に入力すると第２のデータ要求
信号CHDRQはオフとなり、このオフ信号を入出
力制御装置４が受信して第２のデータ応答信号
CHDRPはオフとなる。第２のデータ応答信号
CHDRPがオフとなつた後で、次の第１のデータ
要求信号DVDRQがデータキヤツシユ装置６から
出力される。したがつて、第１のデータ要求信号
DVDRQは、第２のデータ応答信号CHDRPの立
上りの後で、データキヤツシユ装置６から出力さ
れるので、第１のデータ要求信号DVPRQの出力
タイミングが遅くなるので、チヤネル―入出力制
御装置間のデータの転送速度よりデータの転送速
度が遅くなるという欠点があつた。 Here, the conventional device shown in FIG. 2 is shown in FIG. 3A.
This will be explained using a timing chart. First data request signal from data cache device 6
When DVDRQ is output, the input/output control device 4 sends the first data response signal DVDRP to the input/output device 5.
In return, after the internal delay time A of the input/output control device 4 has elapsed, the second data request signal CHDRQ is transferred to the input/output channel 3. Then, when the rising edge of the second data response signal CHDRP is input from the input/output channel 3 to the input/output control device 4, the second data request signal CHDRQ is turned off. 2 data response signal
CHDRP is turned off. Second data response signal
After CHDRP is turned off, the next first data request signal DVDRQ is output from the data cache device 6. Therefore, the first data request signal
Since DVDRQ is output from the data cache device 6 after the rise of the second data response signal CHDRP, the output timing of the first data request signal DVPRQ is delayed. The drawback was that the data transfer speed was slower than the data transfer speed.
本発明は、上記従来の欠点を除去し、データキ
ヤツシユ装置を用いたので入出力装置の遅いデー
タ転送速度に影響されることなく、またチヤネル
―入出力制御装置間のデータ転送速度でデータ転
送を実行することにより高速度のデータ転送を可
能とし、入出力制御装置の状態をデータキヤツシ
ユ装置に知らせることによりオーバーラン発生を
抑止できかつ効率の良いデータ転送を行なう入出
力インターフエイス装置を提供することを目的と
する。 The present invention eliminates the above-mentioned drawbacks of the conventional technology and uses a data cache device, so that it is not affected by the slow data transfer speed of the input/output device and can transfer data at the data transfer speed between the channel and the input/output control device. Provided is an input/output interface device that enables high-speed data transfer by executing the above, prevents the occurrence of overruns by notifying the data cache device of the status of the input/output control device, and performs efficient data transfer. The purpose is to
本発明の特徴とするところは、入出力制御装置
と入出力装置とに接続され、入出力制御装置と入
出力装置との間で転送されるデータを貯蔵するバ
ツフアを有し、前記バツフアの前記データを入出
力制御装置に転送するデータキヤツシユ装置を設
けるとともに、前記入出力制御装置からチヤネル
に対するデータ要求信号に対するチヤネルよりの
データ応答信号が返送されるまでの時間を計測す
る時間計測手段を該入出力制御装置に設け、当該
計測結果を該入出力制御装置より前記データキヤ
ツシユ装置に転送し、該データキヤツシユ装置
は、当該計測結果に基づいて、前記データ要求信
号がオフした後であつて前記データ応答信号がオ
フする前に該入出力制御装置に対するデータ転送
要求信号を発生するようにしたことを特徴とする
入出力インターフエイス装置を提供することであ
る。 The present invention is characterized by having a buffer that is connected to an input/output control device and an input/output device and stores data transferred between the input/output control device and the input/output device; A data cache device for transferring data to the input/output control device is provided, and a time measuring means is provided for measuring the time until a data response signal is returned from the channel in response to a data request signal from the input/output control device to the channel. is provided in an input/output control device, the measurement result is transferred from the input/output control device to the data cache device, and the data cache device transmits the data after the data request signal is turned off based on the measurement result. An object of the present invention is to provide an input/output interface device characterized in that a data transfer request signal to the input/output control device is generated before the data response signal is turned off.
第４図には、本発明にかかる入出力インターフ
エイス位置のシステム構成を示す。CUP（図示
せず）に接続されたチヤネル１３と入出力制御装
置１４は入力データバス、出力データバス、タグ
バス等バス線２１、データ要求（CHDRQ）信号
線２２、データ応答（CHDRP）信号線２３とに
よつて接続される。入出力制御装置１４とデータ
キヤツシユ装置１６とは、データバス２４、デー
タ要求（CHDRQ）信号線２５、データ応答
（DVDRP）信号線２６、データ転送状態
（DXST）信号線２７、転送速度通知（SPST）信
号線２８とによつて接続される。 FIG. 4 shows a system configuration of input/output interface locations according to the present invention. A channel 13 and an input/output control device 14 connected to a CUP (not shown) include bus lines 21 such as an input data bus, an output data bus, and a tag bus, a data request (CHDRQ) signal line 22, and a data response (CHDRP) signal line 23. connected by. The input/output control device 14 and the data cache device 16 include a data bus 24, a data request (CHDRQ) signal line 25, a data response (DVDRP) signal line 26, a data transfer status (DXST) signal line 27, and a transfer rate notification ( SPST) signal line 28.
さらにデータバス２４は入出力装置１７にも接
続される。入出力制御装置１４は第１データ転送
制御回路２９と時間計測回路３０よりなり、第１
データ転送回路２９には入力データバス、出力デ
ータバス、タグバス等バス線２１、データ要求
（CHDRQ）信号線２２、データ応答（CHDRP）
信号線２３、データ応答（DVDRP）信号線２
６、データ転送状態（DXST）信号線２７が、時
間計測回路３０にはデータ要求（CHDRQ）信号
線２２、データ応答（CHDRP）信号線２３、転
送速度通知（SPST）信号線２８が接続される。
データキヤツシユ装置１６は第２データ転送制御
回路３１とメモリ３２よりなり、第２データ転送
回路３１にはデータ要求（CHDRQ）信号線２
５、データ応答（DVDRP）信号線２６、データ
転送状態（DXST）信号線２７、データバス２
４、メモリ３２にはデータバス２４がそれぞれ接
続される。 Furthermore, data bus 24 is also connected to input/output device 17 . The input/output control device 14 includes a first data transfer control circuit 29 and a time measurement circuit 30.
The data transfer circuit 29 includes an input data bus, an output data bus, a tag bus, etc. bus lines 21, a data request (CHDRQ) signal line 22, and a data response (CHDRP).
Signal line 23, data response (DVDRP) signal line 2
6. A data transfer status (DXST) signal line 27 is connected to the time measurement circuit 30, and a data request (CHDRQ) signal line 22, a data response (CHDRP) signal line 23, and a transfer speed notification (SPST) signal line 28 are connected. .
The data cache device 16 includes a second data transfer control circuit 31 and a memory 32, and the second data transfer circuit 31 has a data request (CHDRQ) signal line 2.
5. Data response (DVDRP) signal line 26, data transfer status (DXST) signal line 27, data bus 2
4. Data buses 24 are connected to the memories 32, respectively.
入出力装置１７でデイスク３３と第３データ転
送制御装置３４よりなり、前記デイスク３３と第
３データ転送制御装置３４にはデータバス２４が
各々に接続される。 The input/output device 17 includes a disk 33 and a third data transfer control device 34, and a data bus 24 is connected to the disk 33 and the third data transfer control device 34, respectively.
前記第４図の動作を説明する。先ず、チヤネル
１３のデータ要求CHDRQの応答時間を測定す
る。すなわち、データ要求CHDRQをデータ要求
信号線２２より出力し、データ要求CHDRQを発
してからデータ応答信号線２３より入るデータ応
答CHDRPが返るまでの時間を計測し、実効転送
速度を求める。次に前記実効転送速度をデータキ
ヤツシユ装置１６に転送速度通知（SPST）信号
線を用いてSPSTを転送する。データキヤツシユ
装置１６は転送速度通知SPSTによつて知らされ
た実効転送速度にて、チヤネルよりデータの転送
要求があつた場合、チヤネルにデータを転送す
る。すなわちデータキヤツシユ装置１６から第１
のデータ要求信号DVDRQが出力されたとき入出
力制御装置１４から第１のデータ応答信号
DVDRPをデータキヤツシユ装置１６に返し、入
出力制御装置１４の内部遅延時間経過後に第２の
データ要求信号CHDRQが入出力チヤネル１３に
転送される。入出力チヤネル１３から第２のデー
タ応答信号CHDRPの立上りが入出力制御装置１
４に入力すると第２のデータ要求信号CHDRQは
オフとなる。前記第２のデータ要求信号がオフと
なる時間はあらかじめ実効速度より求められてい
るので、データキヤツシユ装置１６は第３の要求
信号DVDRQを第２のデータ要求信号CHDRQの
立下りの直後で、データ応答信号CHDRPの立下
りの前に送信する。前記の様な手順を順次くりか
えし、データキヤツシユ装置１６に格納されてい
るデータがデータキヤツシユ装置１６よりチヤネ
ル１３に転送される。 The operation shown in FIG. 4 will be explained. First, the response time of the data request CHDRQ of channel 13 is measured. That is, a data request CHDRQ is outputted from the data request signal line 22, and the time from when the data request CHDRQ is issued until the data response CHDRP inputted from the data response signal line 23 is returned is measured to determine the effective transfer rate. Next, the effective transfer rate is transferred to the data cache device 16 using a transfer rate notification (SPST) signal line. When a data transfer request is received from a channel, the data cache device 16 transfers data to the channel at the effective transfer rate notified by the transfer rate notification SPST. That is, from the data cache device 16 to the first
When the data request signal DVDRQ is output, the input/output control device 14 outputs the first data response signal.
The DVDRP is returned to the data cache device 16, and the second data request signal CHDRQ is transferred to the input/output channel 13 after the internal delay time of the input/output control device 14 has elapsed. The rising edge of the second data response signal CHDRP from the input/output channel 13 is detected by the input/output control device 1.
4, the second data request signal CHDRQ is turned off. Since the time during which the second data request signal is turned off is determined in advance from the effective speed, the data cache device 16 sends the third request signal DVDRQ immediately after the fall of the second data request signal CHDRQ. Transmit before the fall of the data response signal CHDRP. By sequentially repeating the above procedure, the data stored in the data cache device 16 is transferred from the data cache device 16 to the channel 13.
第３図Ａに示した従来例のタイムチヤートと第
３図Ｂに示した本発明のタイムチヤートとを比較
した場合、第２のデータ応答信号の立下り前に第
３のデータ要求信号を入出力制御装置に送つてい
るので本発明のデータキヤツシユ装置１６は従来
のデータキヤツシユ装置６に比べて転送速度が速
いことがわかる。以上ではコンピユータが他の制
御を行なわず、本発明のインターフエイス装置と
データ転送する場合について述べた。しかしなが
らコンピユータはほとんどが複数の入出力装置を
制御しており、時には第３図Ｂの第２のデータ要
求線の立下りや第２のデータ応答線が遅れること
がある。 When comparing the time chart of the conventional example shown in FIG. 3A and the time chart of the present invention shown in FIG. 3B, it is found that the third data request signal is input before the fall of the second data response signal. It can be seen that the data cache device 16 of the present invention has a faster transfer speed than the conventional data cache device 6 because the data is sent to the output control device. The case where the computer performs no other control and transfers data with the interface device of the present invention has been described above. However, most computers control multiple input/output devices, and sometimes there is a delay in the falling of the second data request line or the second data response line in FIG. 3B.
たとえば第５図Ａは実効転送速度のみを測定
し、その結果を用いて、データキヤツシユ装置１
６がデータ要求DVDRQを連続的に送信した場合
である。第２回目のデータ要求DVDRQによつて
入出力制御装置がチヤネルに対しデータ要求
CHDRQをCPUに送信した時、CPUが他の入出力
装置の制御を行なつている為、データ応答要求
CHDRP送信が遅れたとすると、第３回目のデー
タキヤツシユ装置から発するデータ要求DVDRQ
によつて入出力制御装置から発するデータ要求
CHDRQはチヤネルに送信されない。なぜなら
ば、前回すなわち第２回目のデータ要求に対して
チヤネルの応答が遅れているからである。本発明
によれば前述の様なデータ要求、応答、のぬけが
防止された。 For example, in FIG. 5A, only the effective transfer rate is measured, and the data cache device 1 is
6 is a case where data requests DVDRQ are continuously transmitted. The input/output control device requests data from the channel using the second data request DVDRQ.
When CHDRQ is sent to the CPU, the data response request is requested because the CPU is controlling other input/output devices.
If CHDRP transmission is delayed, the third data request DVDRQ issued from the data cache device
Data requests originating from input/output controllers by
CHDRQ is not sent to the channel. This is because the response of the channel to the previous or second data request is delayed. According to the present invention, the above-mentioned data requests, responses, and omissions can be prevented.
第５図Ｂに示したデータ転送状態DXST信号線
２７はデータキヤツシユ装置１６にチヤンネル１
３、入出力制御装置１４のデータ転送状態を伝え
るものである。データキヤツシユ装置１６は前記
データ転送状態DXSTがハイレベルである時は、
次のデータ要求DVDRQを送出しない。すなわち
第５図Ｂに示すごとくデータキヤツシユ装置１６
より入出力制御装置１４に送信した第２回目のデ
ータ要求DVDRQによつて入出力制御装置１４よ
りチヤンネル１３に送信した第２回目のデータ要
求CHDRQに対するデータ応答が入出力制御装置
１４に返されない場合には、データ転送状態
DXST信号線２７によつてデータキヤツシユ装置
１６に第３回目のデータ要求DVDRQの送信を一
時停止する為データ転送状態DXSTをハイレベル
にする。 The data transfer state DXST signal line 27 shown in FIG.
3. It conveys the data transfer status of the input/output control device 14. When the data transfer state DXST is at a high level, the data cache device 16:
Do not send the next data request DVDRQ. That is, as shown in FIG. 5B, the data cache device 16
When a data response to the second data request CHDRQ sent from the input/output control device 14 to the channel 13 is not returned to the input/output control device 14 due to the second data request DVDRQ sent to the input/output control device 14 by The data transfer state
In order to temporarily stop sending the third data request DVDRQ to the data cache device 16 via the DXST signal line 27, the data transfer state DXST is set to high level.
以上説明した様に、本発明は従来のデイスク等
に並列に使用されているデータキヤツシユ装置に
対して高速でデータ転送を行なうことを可能にし
たものであり、さらに転送データを失なう様なこ
とがなくオーバーランの発生を抑止でき信頼性の
高い入出力インターフエイス装置を可能とした。 As explained above, the present invention makes it possible to perform high-speed data transfer to a data cache device used in parallel with conventional disks, etc., and also prevents the loss of transferred data. This has enabled a highly reliable input/output interface device that can suppress the occurrence of overruns without causing any problems.
第１図は従来の計算機システムを示すブロツク
図、第２図はデータキヤツシユ装置を用いた計算
機システムを示すブロツク図、第３図Ａは従来装
置のタイミングチヤート図、第３図Ｂは本発明の
入出力インターフエイス装置のタイミングチヤー
ト図、第４図は本発明の入出力インターフエイス
装置のシステム構成を示すブロツク図、第５図
Ａ，Ｂは第４図に示した装置のタイミングチヤー
ト図である。
１３…チヤネル、１４…入出力制御装置、１６
…データキヤツシユ装置、１７…入出力装置、２
１…入力データバス，出力データバス，タグバス
等のバス線、２２…データ要求信号線、２３…デ
ータ応答信号線、２４…データバス、２５…デー
タ要求信号線、２６…データ応答信号線、２７…
データ転送状態信号線、２８…転送速度通知信号
線、２９…第１データ転送制御装置、３１…第２
データ転送制御装置。
FIG. 1 is a block diagram showing a conventional computer system, FIG. 2 is a block diagram showing a computer system using a data cache device, FIG. 3A is a timing chart of the conventional device, and FIG. 3B is the invention of the present invention. FIG. 4 is a block diagram showing the system configuration of the input/output interface device of the present invention, and FIGS. 5A and 5B are timing chart diagrams of the device shown in FIG. 4. be. 13... Channel, 14... Input/output control device, 16
...data cache device, 17...input/output device, 2
1...Bus lines such as input data bus, output data bus, tag bus, etc., 22...Data request signal line, 23...Data response signal line, 24...Data bus, 25...Data request signal line, 26...Data response signal line, 27 …
Data transfer status signal line, 28... Transfer rate notification signal line, 29... First data transfer control device, 31... Second
Data transfer control device.
Claims (1)
入出力制御装置と入出力装置との間で転送される
データを貯蔵するバツフアを有し、前記バツフア
の前記データを入出力制御装置に転送するデータ
キヤツシユ装置を設けるとともに、 前記入出力制御装置からチヤネルに対するデー
タ要求信号に対するチヤネルよりのデータ応答信
号が返送されるまでの時間を計測する時間計測手
段を該入出力制御装置に設け、 当該計測結果を該入出力制御装置より前記デー
タキヤツシユ装置に転送し、該データキヤツシユ
装置は、当該計測結果に基づいて、前記データ要
求信号がオフした後であつて前記データ応答信号
がオフする前に該入出力制御装置に対するデータ
転送要求信号を発生するようにしたことを特徴と
する入出力インターフエイス装置。[Claims] 1. Connected to the input/output control device and the input/output device,
A data cache device having a buffer for storing data transferred between the input/output control device and the input/output device and transferring the data in the buffer to the input/output control device is provided, and the input/output control device The input/output control device is provided with a time measuring means for measuring the time until a data response signal is returned from the channel in response to a data request signal for the channel, and the measurement result is transmitted from the input/output control device to the data cache device. and the data cache device generates a data transfer request signal to the input/output control device based on the measurement result after the data request signal turns off and before the data response signal turns off. An input/output interface device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048591A JPS57164355A (en) | 1981-03-31 | 1981-03-31 | Input and output interface device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048591A JPS57164355A (en) | 1981-03-31 | 1981-03-31 | Input and output interface device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164355A JPS57164355A (en) | 1982-10-08 |
| JPS6250848B2 true JPS6250848B2 (en) | 1987-10-27 |
Family
ID=12807640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048591A Granted JPS57164355A (en) | 1981-03-31 | 1981-03-31 | Input and output interface device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164355A (en) |
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- 1981-03-31 JP JP56048591A patent/JPS57164355A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112543A (en) * | 1973-02-23 | 1974-10-26 | ||
| JPS50103226A (en) * | 1974-01-04 | 1975-08-15 | ||
| JPS5422132A (en) * | 1977-07-19 | 1979-02-19 | Honeywell Inf Systems | Data transfer controller |
| JPS55157051A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Disc cash system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164355A (en) | 1982-10-08 |
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