JPS62502574A - マイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マイクロコンピュータ　システムが静的及び動的ＲＡＭ５を使用できるようにす るためのメモリ制御回路丈更生豆員 本発明はマイクロコンピュータ　システム内のメモリ　アクセス技術、より詳細 には、静的及び動的メモリの両方に互換性を持つメモリ　アクセス技術に関する 。

マイクロコンピュータ　システムの作業メモリは、通常、トランジスタのような デバイスから成るメモリ　セルのアレイから成る半導体ＲＡ　Ｍ　Ｓを含む。一 般に、これらメモリ、つまり、ＲＡＭ５は２つの大きなタイプに分類される。静 的タイプのＲＡ　Ｍ　Ｓでは、それらのトランジスタ　デバイスが個々のメモリ 　セル内で独立したフリップフロップ回路に配列される。動的タイプのＲＡ　Ｍ 　Ｓはメモリを電荷するためのトランジスタ　デバイスを使用し、また記録され たデータを保持するために定期的にこの電荷をリフレッシュすることが必要であ る。荷電のリフレッシュを行なうための回路は、通常、単一のチップ上に動的Ｒ ＡＭ自体とともに実現される。このためこれは、通常、統合動的ＲＡ　Ｍと呼ば れる。また統合動的ＲＡＭ５では、純粋な動的ＲＡＭの典型的なビット単位のメ モリに対して、データがパイ）４１位にて記録される。

静的及び動的ＲＡＭ５の動作特性が異なるため、片方のタイプのＲＡＭ用に設計 されたマイクロコンピュータ　システムは同じ作業メモリ　システム内の他のタ イプのメモリに簡単にアクセスできない。静的ＲＡＭ及びその釉の静的メモリ　 デバイスは制御信号の電圧レヘルに応答し、一方、動的あるいは統合動的ＲＡＡ ＭＳは、通常、制御信号のリーディング　エツジによってトリガされる。これら 異なる要件は作業メモリにアクセスするための制御信号のタイミングにも反映さ れる。例えば、動的あるいは統合動的ＲＡＭに加えられるアドレスは、チップ起 動信号のリーディングエツジの期間安定であることが要求される。静的ＲＡＭ及 び他の静的メモリのタイミング要件はこれとは異なる。

メモリ　サイズが同一の場合、動的ＲＡＭは、同等のサイズの静的ＲＡ　Ｍと比 較して、少ないスペース及びパワーを必要とし、通常、コストも低い。しかし、 動的ＲＡＭは、静的ＲＡＭ５によっては必要とされない所定の量の追加のインタ フェース回路（例えば、リフレッシュ回路）を必要とする。従って、動的ＲＡＭ は大きなメモリ　サイズにおいてコスト的に有利となり、一方、静的ＲＡＭは小 さなメモリ　サイズにおいて動的ＲＡＭよりもコスト的に有利となる。そして、 この中間においては、静的ＲＡＭと統合動的ＲＡ　Ｍの競合が見られる。一般的 に言って、同一のメモリ容量の場合、静的ＲＡＭチップの開発は、動的ＲＡＭ５ の開発より遅れている。従って、マイクロコンピュータ　システムがかなり大き なメモリ要件を持つ場合、スペースあるいはパワーに制限がある場合、あるいは メモリ要件がこの中間的な範囲にある場合、通常、統合動的ＲＡＭ５から成る作 業メモリが指定される。

後に、その後の静的ＲＡＭ５の開発によってより大きな容量を持つメモリが一般 的となってコスト的に割安となりまたメモリ要件も満されるようになると、これ らのインタフェース要件及び制御信号要件が単純であることから、動的ＲＡＭ５ Ｏ代わりに静的ＲＡ　Ｍ　Ｓを使用する方が有利となることがある。しかし、マ イクロプロセッサあるいはマイクロコンピュータ　システムの他の面が静的ＲＡ Ｍを使用するように設計するように設計されてないため、簡単に交換することは 不可能である。再設計が困難なことから、実際には、その作業メモリに対しては 静的ＲＡＭを使用した方が有利であるにもかかわらず、当初に指定された統合動 作ＲＡＭ５が依然として使用されているのが現状である。

光里皇翌枚 本発明の原理に従って設計されたマイクロコンピュータ　システムはメモリ制御 システムの再設計を必要とすることなく静的及び統合動的ＲＡＭ５の両方を互換 的に使用することを可能とするチップ起動ゲーティング回路を含む。Ｉｎｔｅｌ 　８０８５マイクロプロセツサを使用する一例としてのシステムにおいて、チッ プ起動信号をメモリ要素に加えるのを制御するためにマイクロコンピュータのシ ステム　クロックとは独立した非同期ゲーティング回路が使用される。このゲー ティング回路はマイクロプロセッサの読出し／書込みアドレス　ラッチ起動信号 出力に応答して、静的メモリ要素及び統合動的ＲＡＭ５の両方に互換性を持つチ ップ起動信号を生成するためにシステムのメモリ　デコーダを起動するための正 しくタイミングされた起動信号を生成する。この読出し／書込みアドレス　ラン チ起動信号の相対的状態がラッチあるいは保持回路に捕捉あるいは保持され、次 に読出し／書込みアドレス　ランチ起動信号の両方の遷移に応答して起動信号と してメモリ　デコーダにゲートされる。メモリ　デコーダは静的あるいは動的に メモリに必要とされるチップ起動信号を加える。

本発明は以下の詳細な説明を図面を参照して読むことによって一層明白となる。

■里■皿爪呈脱凱 第１図は本発明の原理を具現するマイクロコンピュータ　システムのブロック図 であり； 第２図は第１図のコンピュータ　システム内に使用されるゲーティング回路の略 図であり；そして 第３図は第２図のゲーティング回路と関連するタイミング波形を示す図である。

用梃ム聚肌 第１図に本発明の原理を具現するメモリ　アクセス　システムを使用するマイク ロ　コンピュータ　システムが示される。制御バス１１は、例えば、ＩＩ置　８ ０８５であり得るマイクロプロセッサ１０から出力される制御信号をゲーティン グ回路１２、メモリ　デコーダ１３、及びメモリ回路２０に結合する。同様に、 アドレス　バス１５はマイクロプロセッサ１０から出力されるアドレス出力をメ モリ　デコーダ１３及びメモリ回路２０に結合する。ここで、メモリ回路２０は 静的メモリあるいは統合動的ＲＡＭのいずれかから構成される。データ　バス１ ７はメモリ回路２０とマイクロプロセッサ１０とを直接に相互接続する。第１図 には３つの別個のバス１１．１５及び１７が示されるが、当業者においては本発 明の精神及び範囲から逸脱することなく、これらの全であるいは２つを単一の物 理チャネルに多重化できることは明白である。

第１図から明らかなごとく、マイクロプロセッサ１０の制御信号出力はバス１１ の分岐を介してゲーティング回路１２、メモリデコーダ１３及びメモリ　チップ ２０に加えられる。ゲーティング回路１２は制御信号に応答してリード１４を介 してメモリ　デコーダ１３に加えられる起動信号を生成する。デコーダ１３はま たマイクロプロセッサ１０から制御信号出力及びアドレスを受信する。リード１ ６上のメモリ　デコーダ１３の出力は正しくタイミング及び同期されたチップ起 動信号であり、これはメモリ回路２０に加えられる。従って、メモリ　デコーダ はチップ起動信号を通して、それが静的メモリであるか動的メモリであるかに関 係なく、特定のアドレスの該当するメモリを起動して、データの送信あるいは受 信を行なう。

第２図にゲーティング回路が簡略的に示される。この回路はマイクロプロセッサ から出力される信号を入力２０９及び２１０の所で受信し、リード２１９上の起 動信号をメモリ　デコーダに加えるが、これからチップ起動信号が派生される。

チップ起動信号は、静的及び動的メモリの両方に適用できるためには、待ち状態 を含めてメモリ　サンクルを通して能動状態でなくてはならず、またトリガ信号 に（舅な疑似グリフチを含むべきでない。このチップ起動信号はさらに続出し／ 書込み信号が供給される前に能動であり、またアドレス　ハス上に指定されるア ドレスが安定化される前に能動であってはならない。

マイクロプロセッサの読出しＲＤ、書込みＷＲｌ及び割込み応答Ｉ　ＮＴＡ信号 出力はり一ド２１０によって結合され、ゲートの不安定なスイッチングを防止す るためにシュミット　トリガ入力によって固有のヒステリシスを持つＡ　Ｎ　Ｄ ゲート２１１に加えられる。制込み応答出力Ｉ　ＮＴＡは、メモリ　チップにア クセスするための直接制御信号ではないが、Ｄ−タイプ　フリップフロップ２１ ７の出力状態の正しいシーケンスを保証するために、ゲーティング回路のＡＮＤ ゲート２１１に加えられる。リード２０９上のマイクロプロセッサのアドレス　 ラッチ起動τ■π信号出力は、これもシュミット　トリガ　とステリシス特性を 持つ極性反転回路２１２に加えられる。ＡＮＤゲー１−２１１及び反転回路２１ ２の出力は２つの交差結合されたＮ　Ａ　Ｎ　Ｄゲート２１４及び２１５から成 るＰＳ（リセット、セント）フリップフロップ２１３に加えられる。交差結合さ れたＮ　Ａ　Ｎ　Ｄゲート２１４及び２１５の出力と入力との関係が第３図のパ ルス波形によって示される。

ＡＮＤゲート２１１の「、ＷＲ及びｉ　ＮＴＡ信号に応答しての出力がＡ　Ｎ　 Ｄゲート２１１の出力の所に発生ずる波形３０２として示される。これら信号は ＲＳフリップフロップｊ１３のリセットｉ能を起動する。インバータ２１２のＡ ＬＥ信号出力の波形３０１はＲＳＳフリツブフロップ２１のセット機能を起動す る。

第３図内のある波形エツジから別の波形エツジへの矢印は、各種のパルス　エツ ジの時間的な一致及びそれらの一時的な接続を示す。第３図の波形３０３によっ て示されるＲＳＳフリップフロップ２１のゲート２１５の出カスポンスはＤ入力 に加えられ、Ｄ−タイプ　フリップフロップ２１７の出力状態を定義するのに使 用される。

セット及びリセット入力の両方もＡＮＤゲート２１６に加えられるが、第３図に この出力が波形３０４二こコ、って示される。一方、この出ノ］はＤ−タイプ　 フリップフロップ２１７のクロック人力に加えられる。ここで、この立上がりエ ツジによってＤ−タイプフリップフロップ２１７がクロックされる。周知のごと く、Ｄ−タイプ　フリップフロップのクロック入力は、そのＤ入力をその出力の 所で反復させる。波形３０５によって示されるＤ−タイプフリップフロップ２１ ７のリード２１９上の出力は起動信号として使用されるが、これはメモリ　アド レス　デコーダの起動入力に加えられる。そして、メモリ　アドレス　デコーダ がメモリ回路に実際のチップ起動信号を供給する。システム　リセット信号がイ ンバータ２１８を介して必要に応じてＤ−タイプ　フリップフロップ２１７の解 除リードに加えられる。

ゲーティング回路は起動信号を生成することができるが、これはチップ起動信号 がメモリ　デコーダによって生成されることを保証する。この千ノブ起動信号は 静的及び統合動的メモリの両方を正しく起動するのに適する。この結果としての チップ起動信号は、全メモリ　サイクルを通して能動状態にあり、静的メモリ要 件を満し、また両方のタイプのメモリの要件を満たずように続出し／書込み信号 及びアドレス信号と正しく関係づけられる。これら起動信号は上に説明の揮発性 タイプのメモリ回路及び非揮発性タイプのメモリ回路、例えば、ＲＯＭ　、Ｅ　 Ｐ　ＲＯＭ　、　Ｅ　Ｅ　Ｐ　ＲＯＭ等を含む各種のタイプのメモリに適する。

この各種のメモリタイプとの互換性により、任意のマイクロコンピュータ　シス テム内のメモリ容量をメモリ　アクセス制御を再設計することな４、多様に拡張 することが可能となる。

Ｆ／θ、／ 国際調査報告 ＡＮＮＥＸ　Ｔｏ　１１（’Ｅ　Ｉ＋ＪＴＥＲ１ＪＡＴＩＯＮＡＬ　５ＥＡＲＣ ＨＲＥＰＯＲＴ　ＬＩＮ　’

Claims (5)

【特許請求の範囲】
1. １．マイクロプロセッサ（１０）、 チップ起動信号に応答してアクセス可能な少なくとも第１のメモリユニツト（２ ０）、及び チップ起動信号を生成するための装置（１３）を含むマイクロコンピュータシス テムにおいて、 マイクロプロセッサの読出し／書込み制御信号及びアドレスラッチ起動信号の相 対的状態を継続して保持するための手段（２１３）、 書込み／読出し制御信号及びアドレスラッチ起動信号の相対的状態をアドレスラ ッチ起動信号及び読出し／書込み制御信号の両方のエッジ遷移に応答してチップ 起動信号を生成するための装置にゲーティングするための手段、及び該チップ起 動信号を生成するための装置のチップ起動信号出力を該第１のメモリユニットに 結合するための手段（１６）を含み、該チップ起動信号生成装置が該第１のメモ リユニツトへのアクセスを起動するために正しい位相のチップ起動信号を加える ことを特徴とするマイクロコンピュータシステム。
2. ２．請求の範囲第１項に記載のマイクロコンピュータシステムにおいて、 該信号の状態を継続して保持するための手段がＲＳフリップフロップから成り、 第１の同調入力が読出し／書込み信号に応答し、そして第２の同調入力がアドレ スラッチ起動信号に応答することを特徴とするマイクロコンピュータシステム。
3. ３．請求の範囲第２項に記載のマイクロコンピュータシステムにおいて、 該信号の相対的状態をゲーティングするための手段がＤ−タイプフリップフロッ プから成り、そのＤ入力がＲＳフリップフロップの出力に応答し、そのクロック 入力が読出し／書込み信号及びアドレスラッチ起動制御信号に応答することを特 徴とするマイクロコンピュータシステム。
4. ４．請求の範囲第３項に記載のマイクロコンピュータシステムにおいて、さらに 読出し／書込み信号をＲＳフリップフロップに結合するための信号ヒステリシス 特性を持つ論理ゲート（２１１）が含まれることを特徴とするマイクロコンピュ ータシステム。
5. ５．請求の範囲第４項に記載のマイクロコンピュータシステムにおいて、さらに 該論理ゲートの出力及びアドレスラッチ起動信号に応答し、その出力がＤ−タイ プフリップフロップのクロック入力に結合されるＡＮＤゲート（２１６）が含ま れることを特徴とするマイクロコンピュータシステム。