JPS62501242A - センシテイブ・デ−タの保管用安全装置 - Google Patents

センシテイブ・デ−タの保管用安全装置

Info

Publication number
JPS62501242A
JPS62501242A JP61500480A JP50048086A JPS62501242A JP S62501242 A JPS62501242 A JP S62501242A JP 61500480 A JP61500480 A JP 61500480A JP 50048086 A JP50048086 A JP 50048086A JP S62501242 A JPS62501242 A JP S62501242A
Authority
JP
Japan
Prior art keywords
conductive path
housing
sensing
safety device
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61500480A
Other languages
English (en)
Inventor
クライジネ,テイオドーア アードリアーン
Original Assignee
エヌ・シ−・ア−ル・コ−ポレ−シヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24748906&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPS62501242(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by エヌ・シ−・ア−ル・コ−ポレ−シヨン filed Critical エヌ・シ−・ア−ル・コ−ポレ−シヨン
Publication of JPS62501242A publication Critical patent/JPS62501242A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/57Protection from inspection, reverse engineering or tampering
    • H01L23/576Protection from inspection, reverse engineering or tampering using active circuits
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/86Secure or tamper-resistant housings
    • G06F21/87Secure or tamper-resistant housings by means of encapsulation, e.g. for integrated circuits
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/21Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/2143Clearing memory, e.g. to prevent the data from being stolen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/922Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Storage Device Security (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 センシティブ・データの保管用安全装置技術分野 この発明はセンシティブ・データを記憶するメモリ一手段を格納するハウジング を含み、該ハウジングはそれを貫通してメモリ一手段の内容をアクセスしようと するような試みを失敗させる導電路装置を使用することによってセンシティブ記 憶データを保護するようにした安全装置に関する。
国際特許出願第WO34104614号はグレストレスド・ガラスのような砕れ やすい材料で作られ、データ・プロセッサ、暗号化キー・データを記憶している 揮発性CMO8RAMメモリー装置及びメモリー装置用電源としての電池などを 保有する収納器を含むデータ安全装置を開示している。電池はハウジングとふた の内面に巻線路構造に形成された電源導体を通してメモリー装置に接続され、ハ ウジングとふたの電源導体の各部品はハウジングとふたとの間にある接続面にあ る接続対を介して接続される。その導体は蒸発性金属薄膜材料で作られる。電源 導体・ぐターンは2線式であり、その導体の部品はハウジングとふたの内面に設 けられ、接地又は電源に接続されている互いに他の導体と交互にはさまれるよう に構成される。故に、電源導体が上記の他の導体のどちらかに接続されるか、又 は遮断されると、揮発性RAMへの電源はRAMのデータが破壊される程大きい 変化を受ける。この公知の装置はハウジングに設けられた電源導体の幅を十分大 きく維持してメモリー装置への電源を適切に供給することができるようにしなけ ればならないという安全面で相当程度が低いという欠点を有する。そのような広 い導体は上記のような貫通を受けやすい。例えば、幅の広い電源導体の導電路を 維持するだけ十分小さな穴をあければ、その穴を通して不法にメモリー装置にア クセスすることができることになる。その上、この装置の製造に使用される薄膜 技術は装置コストを高くする。
ドイツ公開特許公報第3023427号はハウジング及びふたで形成された閉じ られた格納器内に複数のメモリー装置を含むデータ記憶ユニットを開示している 。
格納器の壁を形成する材料内には、それも格納器の壁内に設けられ、閉チャンネ ルに接続された複数の差動圧力感知装置が設けられる。そして、その閉チャンネ ル内の圧力を破るような格納器をこわす試みが行われると圧力感知装置がそれを 検知してリレーを作動させ、メモリー装置の内容を消去する消去信号を発生させ るようにしている。又、格納器の壁を形成する材料の中には、ハウジングとふた とに泪って任意な構成に通り、電源及びリレーに接続させた1対の薄い導体が設 けられる。この薄い導体のどちらかを破壊するような外部の影響が加えられた場 合に、メモリー装置の内容を消去する消去信号を発生するようなリレーを設けで ある。
しかし、この装置は閉チャンネル及び圧力感知装置などを設けるため、複雑且つ 高価な構造となるであろう。
その上、この装置は薄い導体対のどちらをも遮断せずにユニット内部に小さな穴 をあけることが可能である。
故に、この装置によりて達成できる安全度には限界があった。
発明の開示 この発明の目的は不法なアクセスに対して高度の安全性を有する感知性記憶デー タ保護用の安全装置を提供することである。
故に、この発明によると、第1及び第2の導電路を含む導電路手段と、前記第1 及び第2の導電路に接続された不法アクセス検知回路を収納するハウジングとを 含み、前記不法アクセス検知回路はリセット信号発生手段を含み、前記第1及び 第2の導電路を妨害するとリセット信号を発生して前記メモリ一手段の内容を消 去するようにしてセンシティブ記憶データを保護する安全装置を提供する。
発明を実施するための最良の形態 第1図はこの発明の安全装置11の典型的な形態を例示したものである。複数の ピン13に接続された複数の導体12は装置11のハウジング17の底部P6の 両側に示してあり、装置11を外部の電子装置(図に示していない)に接続され る。ハウジング17はセラミックで作るのが好ましい。というのは、セラミ。
り・ハウジングは化学薬品に解けにくいため、それで穴をあけにくいためである 。
装置11の各部品の分解斜視図を第2図に示す。そこでハウジング17は上ぶた 又はカバーPI、側部P2乃至P5及び底部P6とから成る。底部P6は安全且 つ保護のためにハウジング17の中に収容されている電子回路19に対し、表面 に設置されたビン(図に示していない)を介して接続される。
各部品P1〜P6は2つの非導電層又は絶縁層で分離された3つの導電層を有す るセラミック基板から成り、そのすべての層は従来の薄膜技術を使用した従来の スクリーニング技術によりてセラミ、り基板にデポジットして作られる。第3A 、3A1,3B、3B1゜3B2,3C,3C1,3C2及び3Dは、2つの絶 縁層によって分離された3つの導電層がいかにセラミック基板に選択的にデポジ ットされ、共に接続されて部品P1〜P6の夫々を形成するかを例示した図であ る。
非常に小さな穴(穴の直径は約300マイクロメートルはどでよい)を有するス クリーン(第3A1図。
第3B1図、第3B2図、第3C1図及び第3C2図)はセラミック基板20( 第3D図)に導電又は絶縁イーストをデポジットするのに使用される。各導電層 及び絶縁層のために異なるスクリーンを用意する。各スクリーニングの後、積層 されるセラミック基板20は今付着したペーストを硬化するため、800℃で加 熱する。
第3A図はセラミック基板20にデポジットされるべき第1の導電層L1を示す 。第3A図のように、Llは1トラツク21から成る。第3AI図はセラミック 基板20上に置かれ、該基板20上に層L1をデポジットするために使用される スクリーンを例示する。第3A1図のスクリーンは要求された層L1のネがティ グである。第3A1図の斜線図22はポリマ(図に示していない)で遮蔽される ため、導電ペースト(図に示していない)は開口部21sのみを通ることができ 、セラミック基板20に層L1のトラック21を形成する。層L1は炉中で80 0℃で硬化される。層L1のトラック21の厚さは約10マイクロメートルであ る。
第3A図の層L1の点又は領域1.1.’1.2及び1.3は第3B1図のスク リーンの各穴部30,29.28においてポリマで遮蔽される。それは、それら の点は後で設けられる導電層(B2及びB3)に選択的に接続しなければならな いからである。次に、絶縁イーストが第3A図のアセンブリの上にスクリーニン グされて絶縁層1(第3B1図)を形成する。次に絶縁された第3A図のアセン ブリは再び800℃に加熱されて硬化する。
第3B図は第3B2図のスクリーンを使用して第3A図の硬化したアセンブリの 上に第2の導電層(B2)をデポジットする図である。第3B図に示すように、 層L2は2トラック23.24から成る。第3B2図のスクリーンは第3B図の /ぞターンのネがティグである。第3B2図の斜線部25は再びポリマで遮蔽さ れる。第3B2図のスクリーンの開口部23.及び241を通し、導電ペースト でスクリーニングし、第3B図の硬化アセンブリを加熱した後で、第3B1図の 絶縁層1の穴30により第3A図の点1.1と第3B図の点2.1との間に接続 がなされ、第3B1図の絶縁層1の穴29によシ第3A図の点1.2と第3B図 の点2.2との間に接続がなされる。第3B図のトラック23は第3A図のトラ ック21とは交差するということに注目絶縁層2(第3CI図〕は第3の導電層 L3のデポジションを可能にするために必要である。これら2つの層は第3B1 図及び第3B2図について前に説明したものと類似の方法で、第3C1図及び第 302図を使用することによシ達成することができる。特に、第3C1図に示す スクリーンの穴の位置31,32s33は絶縁層2がデポジットされる前にポリ マで遮蔽される。絶縁層2からポリマが取除かれると(絶縁層1と同じように行 われる)、第3C1図に示すように絶縁層2に穴31,32.33が残る。導電 層L3は第3C2図に示すスクリーンを通してデポジットされる。絶縁層2及び B3がデポジットされた後、B3の/eターンは第3C図に示すようになる。第 3C図に示すように、B3は方形島3.6,3.7に夫々接続された2つのトラ ック26.27から成る。第3C図の層L3の島3.6は第3C図の層L3の点 3.3を介し、絶縁層20穴31及び絶縁層10穴28を通して第3A図のLl の点1.3に接続される。他方、第3C図の層L3の島3.7は第3C図の層L 3の点3.5を介し、絶縁層2(第3CI図)の穴33によって第3B図の層L 2の点2.5に接続される。更に、第3C図の層L3の島3,7は層L3の点3 .4を介し、絶縁層2(第3CI図)の穴32によって第3B図のiL2の点2 .4にも接続される。
第3D図は層間又はトラックL3とLlとの間の接続と、層間又はトラックL2 とL】との間の接続の断面図の例である。セラミック基板20は約700マイク ロメートル厚であり、各導電及び絶縁層は単に約10マイクロメートル厚である 。各トラックLl。
B2.B3の幅は約300マイクロメートルである。
導電層又はトラックLl、L2.L3は予め選ばれた島又は接続点で共に選択的 に接続される。例えば、第3C図の導電層B30点3.5及び島3.6は夫々穴 33(第3C1図)及び穴31及び28(第3CI図及び第3B1図)を通し、 導電性エポキシによって第3A図の導電層L1の点1.3に夫々接続される。第 3D図のアセンブリ(第3C図、第3C1図、第3B図。
第3B1図、第3A図の各層から成る)は炉(図に示していない)に入れられ、 導電層3及び導電性エポキシを硬化するために適当な時間中、約800℃に加熱 される。
次に、第2図に戻り、部品P1〜P6が第1図のハウジング17に組立てられる 方法を次に示す。まず上ぶたPlが順次側部P2〜P5に挿入される。第1に、 部品P2の露出した島P2が夫々部品P1の対応する露出した島に導電性エポキ シで接続される。同様にして、部品P3の露出した島は夫々部品P1の対応する 露出した島に導電性エポキシで接続され、部品P4の露出した島が夫々部品P1 の対応する露出した島に導電性エポキシで接続され、部品P5の露出した島が夫 夫部品P1の対応する露出した島に導電性エポキシで接続される。次に、導電性 エポキシは部品P1〜P5のアセンブリの残りの露出した島に置かれる。そこで 部品P1〜P5のアセンブリは部品P6に対して適当に合わせられ、部品P6の 残pの島が部品P1〜P5のアセンブリの残りの未接続島に電気的に接続される よう部品P6の上に静かに置かれる。上記のように、部品P1〜P6のアセンブ リが各該当する島で共に電気接続されてハウジング17(第1図)を形成した後 、部品P1〜P6の隣υ合う各対間の線に沿って非導電性エポキシが供給され、 部品P1〜P6の隣り合う対間のギャップをふさぎ、ハウジング17を更に強く する。
第4図は、導電性エポキシ35により部品2の層3の島37 (LaF3)と部 品1の層3の島39(LaF3)との接続と、非導電性エポキシ41による部品 P1とB2の接着とを示した完成したハウジング17の部分断面図である。
底部P6には更に別のセラミック層(図に示していない)が取付けられ、そこに 電子回路19を保持する。
次に、電子回路19は表面取付ビン(図に示していない〕によってこの別の層に 取付けられる。導電層3と電気回路19との間の必要な接続はこの表面取付ビン (図に示していない)によって共に行われる。次に、組立てられた部品P1〜P 5の構造体は底部P6に接着され、部品P1〜P5のアセンブリと底部P6との 間の対応する露出された島は部品P1〜P6の全体のアセンブリが前述のように 非導電性エポキシで全体的に密封される前に、導電性エポキシで共に接続される 。
前述のように、複数の導線12及び複数のコンタクト13(第1図に示す)はす べて部品6の上にある。
第8図に示すように、セラミック・ハウジング17(第1図)の部品P1〜P6 を通して行われる第1及び第2の連続的な導電路WMIC網線1)とWM2 ( 網線2)との形成の説明は第5A図、第5B図、第6A図、第6B図、第7A図 、第7B図及び第8図において行う。
第5A図及び第5B図は共に第2図に示す各部品P1〜P6の導電層3(B3) の導電路及び島を表わす。第6A図及び第6B図は共に第2図に示す各部品P1 〜P6に対する導電層2(B2)の導電路を示す。
同様にして、第7A図及び第7B図は共に第2図に示す各部品P1〜P6の対応 する導電層1(Ll)の導電路を示す。各部品P1〜P6の層L1及びB2の導 電路は各部品P1〜P6の全表面に配置されるということを知るべきである。最 後に、第8図は第5A図及び第5B図の予め選ばれた接続及び島によって第1の 連続導電路WM]を形成する第7A図及び第7B図の導電路の接続と、第5A図 及び第5B図の予め選ばれた接続及び島によって第2の連続導電路WM2を形成 する第6A図及び第6B図の導電路の接続とを示す。
第5A図及び第8図に示すように、ビンA及びCは夫々WM2の入力及び出力ビ ンである。同様に、−ンB及びDは夫々WMIの入力及び出力ビンでおる。これ らビンA、B、C,Dは表面取付ビン(図に示していない)を通してビン13( 第1図)のグループに接続されている導体(図に示していない)に内部で接続さ れる。
第5A図及び第5B図に文字数字で指定した四角(第5A図のBDlのように) は接続されるべき島を表わし、第5A図、第5B図、第6A図、第6B図。
第7A図、第7B図に文字数字で示した円(第5A図のACIのように)は接続 点t−表わす。
ガイドとして第8図を見るとよくわかるように、ビンB(第5A図)からビンD (第5A回〕へのラインBD(又は連続導電路WMI)は接続点BDI〜BD3 0及びライン43〜47及び島を介して導電層LIP2(第7B図) 、 Li F2 (第7B図) 、 LIPI (第7B図) 、 LiF2 (第7B図 ) 、 LiF2 (第7B図〕及びLiF2(第7A図)を通るジグザグ導電 路を通り順次接続されるということが第7A図、第7B図及び第5A図、第5B 図から容易に知ることができる。同様にして、がイドとして第8図を見るとわか るように、ビンA(第5A図)から−ンC(第5A図)へのラインAC(又は連 続導電路WM2)は島及び接続点AC1〜AC39とライン51〜64を介して 導電層L2P6(第6A図) 、 L2P4(第6B図)、L2P5(第6B図 )。
L2P1(第6B図)、I、2P3(第6B図)及びL2P2(第6B図)を通 るジグザグ導通路を通して順次接続される。その上、網線WMI、WM2のジグ ザグ路は各部品P1〜P6上に相補的に配置される。例えば、第4図において、 層L2P1の導電路部分は層LIPIの導電路領域の間の場所に設けられ、層L 2P1の導電路領域の間の場所に層LIPIの導電路部分が設けられる。
第9図は第2図の電子回路19の詳細を表わした図である。電子回路19はデー タ処理回路67及び不法アクセス(テン/4)検知回路69を含む。
このデータ処理回路67は、例えば、電子支払システム、電子基金転送、データ 暗号化/解読、 PIN (個人識別番号)照合、データ送信/受信、アクセス 制御及ヒホーム・バンキングのような応用の希望するデータ処理動作を実行する のに使用することができるものである。データ処理回路67は入力データ及びイ ンストラクションに応答して電子回路19の動作を選択的に制御するプロセッサ 71と、プロセッサ71の動作を制御するタイミング及び制御回路73と、ゾロ セッサ71で実行するソフトウェアプログラムを記憶するプログラマブル読出専 用メモリ(FROM)75と、一時メモリー記憶を行うランダム・アクセス・メ モリー(RAM ) 77と、キー記憶キー(KSK ) (後述する)のよう な最高感応性な又は安全なデータを永久に記憶する揮発性又はリセッタブル64 ビット・シフト・レジスタ・メモリー97と、乱数発生器81と、入力/出力( Ilo)ユニット83とを含むものである。
データ、制御及びアドレス・パス85.双方向I10パス87及びI10ライン 89.91はプロセッサ71゜タイミング及び制御回路73 、 PROM 7 5 、 RAM 77及びI10ユニット83に接続され、データ処理回路67 がそのデータ処理動作を実行できるようにする。データは双方向I10バス87 を介してプロセッサ71に対して送受信し、I10ライン89.91t−介して I10ユニット83に及びから送受信する。I10バス87及びI10ライン8 9.91(第9図)の右端は、例えば、他のデータ・プロセッサ(図に示してい ない)、主コンピユータ(図に示していない)及び−ン13(第1図)を介して 周辺装置(キービードのような)(図に示していない)に選択的に接続され、デ ータ処理回路67が予め選ばれた動作を実行できるようにする。
を子回路19を動作するための電力はビン13(第1図)の予め選ばれた1つに 接続された電源又は電池のような外部電源(図に示していない)からとるのが好 ましい。
FROM 75に記憶されているソフトウェアプログラムに含まれているイニシ ャライズ・サブルーチンは正当な人によりて制御される特別動作モードで実行さ れる。
好ましくは、このイニシャライズ・サブルーチンは、安全装置11(第1図)が 完全に組立てられた後に1回だけ実行することができる。
更に、安全性を加えるために、揮発性メモリー79は、例えば、64ビツト・シ フト・レジスタ・メモリーのようなりセクタプル・メモリーであることが好まし いり イニシャライズ・サブルーチンの実行中、ゾロセッサ71は乱数発生器81にイ ニシャライズ信号を供給して、該発生器81が典型的な64ランダム・ビット群 としてメモリー79に記憶されている乱数を発生できるようにする。この64ラ ンダム・ビット群又はシーケンスはデータ処理回路67に含まれている最高感知 性(モースト・センシティブ)又は安全なデータでおるKSK (キー記憶キー )である。次に、第10図の作用ブロック図を用いて、センシティブKSKデー タがいかに発生され、その後に挿入されるキー(K1ff5 )の負荷及び記憶 の際、及びすべてその後に行なわれる出力及び入力データの暗号化及び解読動作 の際、いかにデータ処理システム67で利用されるかについて説明する。
イニシャライズKSK プロセッサ71からのイニシャライズ信号に応答して、乱数発生器81はランダ ム64ピツ) KSKを発生する。このKSKは永久にリセッタプル・シフト・ レジスタ・メモリー79に記憶される。この発明はこのKSKを外部のアクセス から防止するものである。
キーの負荷 KSKが挿入された後、オイレータは64ビツトのキー (KF:YS )をR AM 77に記憶することができる。挿入される各キーは、例えば、ビ/13( 第1図)に接続されたキーデート(図に示していない)を使用してデータ処理回 路67に挿入することができる、典型的には64ビツトの未暗号化データ(以下 、KEY、クリヤと呼ぶ)シーケンスである。各KEY、クリヤは安全性を加え るために、排他的オア(EX−OR)ゲート93で共にそれらt−ゲートするこ とにより KSKで暗号化され、64ビツト長のKEY ENCR信号を発生す る。この暗号化された信号KEY ENCRはRAM 77に記憶される。
未暗号化出力データを暗号化するために、又は暗号化入力データを解読するため に、RAM 77から希望するKEYxENCR信号が引出され、公知の読出方 式によってリセッタブル・シフト・レジスタ79からKSKが引出される。KE Y ′FJNCR信号及びKSKは共にEX−ORゲート95でダートされて、 該当するKEYxクリヤ信号を回復する・ データ暗号化動作において、KEY クリヤ信号はデータ暗号化装置97に接続 される。そこで、I10バス87.89,91の1つを介してデータ処理回路6 7(第9図)に挿入された未暗号化データを暗号化する。
装置97からの暗号化データはビン13(第1図〕を介して安全装置11(第1 図)から出力される。
データ解読動作の際ビン13(第1図)を介してデータ処理回路67(第9図) に挿入された暗号化データはデータ解読装置99に供給される。EX−OR/f ”−ト95からデータ解読装置99に接続されたKEY クリヤ信号はデータ解 読装置99で使用されてデータ処理回路67で使用できる未暗号化データを発生 する。
gX−ORダート93,95.データ暗号化装置97及びデータ解読装置99は ハードウェアでも実現できるし、これらユニットで行う動作fd PROM 7 5に含まれているソフトウェア・プログラム・サブルーチンの作用として実行す ることもできる。
第9図は例示のためであってこの発明の部分を構成しないKSKを発生する上記 の説明を例示したものである。故に、KSK発生に使用される他のいかなる適当 な実現方法を用いてもよい。しかし、重要なことは、リセッタブル・メモリー7 9はKSKを記憶し、メモリー79の内容は変更できず(もし1回だけイニシャ ライズ・プログラムをランするよう安全装置11がプログラムされたなら)、K SKは安全装置11から決して外界に出力されず、安全目的のため、メモリー7 9のKSKの内容に対する外部アクセスはいかなる手段によるものでも防げなけ ればならないということである。
テンツヤ検知回路69は電子回路19に含まれ、メモリー79に記憶されている KSKにアクセスしようとしてセラミック・ハウジング17f:貫通する試みが 行われるような場合、リセッタプル・メモリー79のKSKを特に積極的に破壊 するようにする。そして、KSKが破壊されると、RAM 77に記憶されてい るデータのすべては無意味となり、使用不可になると思うべきである。リセッタ プル・メモリー79に記憶されているKSKに対するアクセスに使用することが でき、そのアクセスに対するテンツヤ検知回路69の反応には2つの基本的方法 があシ、以下それを説明する。
ハウジング17を破壊しようとする試みはハウジング17をやぶるかドリルで穴 をあける方法がある。その試みに対して防御するためには、第8図の網線2(W M2)を電源vcと感知回路101との間に接続し、第8図の網線1(WMI) を接地のような基準電位と感知回路103との間に接続する。WMIとWM2と は第1〜8図に示すように、ハ□ウジング17の各部品P1〜P6の異なるレベ ル又は層にある異なる導通路である。
WMI及びWM2の両方又はどちらかに対する損傷をひきおこすようなハウジン グ17の破損又はドリリングの試みは簡単に感知される。もし、WM2がそのよ うな試みによって破壊されるか、接地又はWMIに短絡すると、感知回路101 は点105から”ロー”電圧信号を発生する。同様に、もしWMIがそのような 試みによって破壊されるか、接地又はWM2に短絡すると、感知回路が点105 から“ロー”電圧信号を発生する。
点105の60−”電圧信号に応答して、“ロー”電圧検知器107はリセット 信号RESETを発生してリセッタプル・メモリー79をリセットし、該メモリ ー79のKSKを積極的にクリヤ又は破壊する。
ハウジング17をやぶる前にメモリー79のKSK内メセメモリ−電力を落とす 前に、これらメモリー・セルが最初−90℃以下に凍結されていると、メモリー のスタティックCMOSセルのデータを電力のない状態で(電圧又は電池電圧が ない)保持することができるということは知られている・ 故に、その場合、極超低温において上記のような不法なアクセスに対して安全装 置11(第1図を保護するために、ナンバ検知回路69に対して低温センサ10 9をつける必要がある。センサ109は点105にも接続される。センサ109 は、又ハウジング17(第1図)内の温度が、例えば、−25℃に落ちたときに 、点105に低電圧信号を発生するように実施することができる。このセンサ1 09から点105に供給された低電圧は、又低電圧検知器107からリセット信 号を発生させ、メモリー79をリセットして、メモリー79のKSK ′!f− 積極的にクリヤ又は破壊する。
次に、第11図でテンノe検知回路69を詳細に説明する。ナンバ検知回路69 は本質的に4つの部分から成る。第1の部分はWM2及び感知回路101から成 り、第2の部分はWMI及び感知回路103から成り、第3の部分は低温センサ 109を含み、第1.第2及び第3の部分すべては点105で共通の出力に接続 され、そこから低電圧検知器107を含む第4の部分に接続される。従って、第 1.第2及び第3の部分のいずれかがメモリー79(第9図)のKSKに対する アクセスの試みを検知すると、点105に60−”出力が発生する。前述のよう に、そのような点105における帆ロー#(又は低)出力は低電圧検知器107 を働かせてメモリー79を積極的にリセットし、そこに記憶されているKSKを 破壊する。
第1の部分でWM2のビンCは感知回路101に接続される。°′ハイ“又は正 電圧vcはWM2のビンAに、及び感知回路101の各カスケード・インバータ 111゜113に供給される。この説明のために、vc =+ 4.5Vと仮定 する。1メがオーム(IMΩ)抵抗115はWM2のビンCと接地のような低基 準電位との間に接続される。ビンCはインバータ111の入力にも接続される。
インノぐビグ113の出力は120にΩ抵抗117を通して点105に供給され る。
WM2が破損されないとき(破壊されないか接地又はWMIに短絡されない)は 、インバータ111への入力は“ハイ”であり、インバータ111の出力は60 −”であり、インバータ113の出力は6ハイ”である。
第2の部分において、WMIのビンDは感知回路103に接続され、WMIのビ ンBは低基準電位か接地に接続される。1メガオーム抵抗119はWMIのビン D1とvcとの間に接続される。電源電圧V。はカスケード・インバータ121 ,123,125にも供給される。
ビンDはインバータ121の入力にも接続され、その出力はインバータ123の 入力に接続される。インバータ123の出力はインバータ125の入力に接続さ れる。インバータ125の出力は120にΩ抵抗127を通して点105に供給 される。30にΩ抵抗129は点105と接地との間に接続されて、感知回路1 01゜103及び低温センサ109(後述する〕の共通出力を発生する。
WMIが破損されないとき(破壊されないかvc又はWM2に短絡しない)は、 インバータ121の入力は豹ハイ”であシ、インバータ123の出力は60−” であり、インバータ125の出力は6ハイ“である。
第3の部分は低温感知器109(第9図)を含む。
低温感知器109はvcと接地との間に夫々接続されている直列接続抵抗133 ,134と、vcと接地との間に夫々接続されている直列接続抵抗135,13 6とを含む負性抵抗係数(NTC)ブリッジ回路131と、抵抗133.134 のジャンクションに接続されているその非反転入力(+)と抵抗135,136 のジャンクションに接続されているその反転入力(−)とを有する演算増幅器1 37と、演算増幅器137の出力を反転するインバータ139と、インバータ1 39と点105との間に接続されているダイオードとから成る。
抵抗]、 33 、136は800にΩ抵抗でよく、抵抗134.135は負性 温度特性(NTC)を有する68にΩ抵抗でよい。このような実施例において、 ブリッジ回路131はハウジング17内の温度が約−25℃に達するまでバラン スしない。ブリッジ回路131がバランスしないと、演算増幅器137は60− ”出力を発生してインバータ139で反転され、ダイオード141をパックバイ アスにするということが容易にわかる。故に、ハウジング17(第1図)内部の 温度が約−25℃になると、低温センサ109はパックバイアスのダイオード1 41によりて点105から有効に遮断される。
第4の部分は、点105に接続され抵抗129間の電位が、例えば、+1.15 V(Vc=+4.5Vの場合)の予め選ばれた閾値電圧以下のときにリセット信 号を発生する低電圧検知器107と、点105と接地との間に接続され抵抗12 9の両端の電位が+1.15V以下に落ちたときに検知器107からリセット信 号を発生しうるに十分な時間、検知器107に対する入力電圧(抵抗129の両 端に発生した電圧)を維持するキヤ・やシタ145とを含む。低電圧検知器10 7は、抵抗129の両端の電圧が+1.15Vの内部基準電位以下に落ちたとき に“ロー”出力を発生する電圧比較器でよい。
次に、各種の状態を説明する。
凍結及び(又は)リセッタプル・メモリー79(第9図)のKSKに対するアク セスのためにハウジング17を貫通するような試みが行われなかりた場合、ハウ ジング】7(第1図)内の温度は十分に高く、低温センサ109をトリガせず、 両WMI、WM2は破壊されない。その結果、インバータ113,125の出力 は両方共“ハイ”である。故に、抵抗129間の電圧(約15v)は低電圧検知 器107の1.15V閾値の上にちる。従って、低電圧検知器107はリセット 信号を発生しない。
WM2が破損されるか接地又はWMIに短絡された場合、ビンCは゛ロー#(低 )電位になり、インバータ111の入力を”ロー″にする。この60−”入力は インバータ111で“ハイ”信号に反転する。インバータ111からの6ハイ” 信号(+4.5v)はインバータ113で反転されて°゛ロー信号(Ov)にな る。
このとき、WMIが破壊されていないと仮定すると、インバータ125は6ハイ ”出力(+4.5V)を発生する。その結果、抵抗117,127,129から 成る分圧器は点105を約+0.9Vに降下させる。0.9Vは低電圧検知器1 07の+1.15V閾値以下であるから、低電圧検知器107はリセ2)信号を 発生して、メモリー79(第9図)を積極的にリセットする。
ハウジング17に人士」れた貫通がWMIを破壊する土工A」シ二至二二Xa薦 り」」1鯰り包棗魚WMIが破損されるか又はvcかWM2に短絡すると、ビン Dは”ハイ”(+4.5V)になる。この“ハイ”信号はインバータ121で反 転される。インバータ121からの60−”信号(Ov)はインバータ123で 反転される。インバータ123からの“ハイ”信号はインバータ125で反転さ れる。WM2がこのとき破壊されていないと仮定すると、インバータ113は゛ ハイ”出力(+4.5V)を発生する。その結果、抵抗117 、127 、1 .29から成る分圧器は点105の電圧を杓子0,9■に落とす。これは低電圧 検知器107からリセット信号を発生させてメモリー79(第9図)をリセット する。
もし、両WMI 、WM2が破壊されると、インバータ113.125は両方共 ゛ロー”となり、キャパシタ145のチャージをovの方に落とすように作用す る。
しかし、キャパシタ145の両端の電圧が+1.15V以下に落ちると、低電圧 検知器107はリセット信号を■oが+3.5V以下に落ちると、キャ/ぐシタ 145の両端の電圧は+1.15V以下に落ちる。これも低電圧検知器107か らリセット信号を発生させる。
ハウジング17の温度が一25℃以下に落ちた場合ハウジング内の温度が一25 ℃以下に落ちると、低温センサ109のブリッジ回路131はバランスするか、 反対方向ではバランスしないかのどちらかになる。
どちらの場合でも、演算増幅器137は”ハイ”出力を発生し、それはインバー タ139で反転される。インバータ139からの60−“出力(OV)はダイオ ード141を前方向バイアスにして、点105をov。
方に落とす。これはキャパシタ145のチャー−)を0ボルトの方に落とす。し かし、キャノクシタ145の両端の電圧が+1.15V以下に落ちるとすぐ、低 電圧発生器107はリセット信号を発生してメモリー79をクリヤする。
この発明はセンシティブなデータの安全な記憶のための安全装置11を提供する 。それは化学的攻撃、物理的攻撃、極超低温における不法アクセス(ナンバ)等 に対して装置11を有効に保護することができる。
セラミックは溶解しないので、セラミック・ハウジングは化学薬品では貫通する ことができない。切断又は穿孔などによる物理的攻撃はセラミック・ハウジング 17を割り又は破壊することになり、2つの導電路WMI、WM2のうちの少く とも1つを破壊し又は破損するであろう。これはナンバ検知回路69がリセッタ プル・メモリー79t−積極的にリセットしてそのセンシティブな記憶データを 破壊して不法なアクセスからそれを保護する。同様に、極超低温における安全装 置11に対する不法アクセスの試みはテン・ぐ検知回路69にメモリー79を積 極的にリセットさせて、不法なアクセスから保護する。
図面の簡単な説明 次に、下記添付図面を参照してその例によシ、この発明の一実施例を説明する。
第1図は、この発明を組込んだ装置又はユニットを例示した図である。
第2図は、第1図の装置のハウジングの各部品の分解斜視図である。
第3A、3A1,3B、3B1.3B2,3C。
3C1,3C2、及び3B図は、2つの絶縁層によって分離された3つの導体層 がいかにセラミック基板に選択的に付着され、共に接続されて第2図の部品P1 〜P6の1つを形成するようにしたかを例示した図である。
第4図は、第1図のハウジング17の部分断面図でおる。
第5A図及び第5B図は、共に第2図に示した各部品の導電層3の島及び導電路 を示す図である。
第6A図及び第6B図は、共に第2図に示した各部品の導体層2の導体路を示す 図である。
第7A図及び第7B図は、共に第2図に示した各部品の導体層1の導体路を示す 図である。
第8図は、WMIと指定した第1の導電路を形成するために第5A図及び第5B 図の予め選ばれた接続及び島によシ第7A図及び第7B図の導電路の接続を示し 、同じ<WM2と指定した第2の導電路を形成するために第5A図及び第5B図 の予め選ばれた接続及び島により第6A図及び第6B図の導電路の接続を示した 図である・ 第9図は、第1図の装膜内に含まれた電気回路のブロック配線図である。
第10図は、キー記憶キー(KSK )がいかに作成され、KSKがいかにKE YSを負荷し、データの暗号化及び解読に利用されるかを例示した作用ゾロツク 図である。
第11図は、第9図の不法アクセス検知回路のブロック配線図である。
F+G、38 FIG、38I FIG、382FIG、3CFIG、3CI  FIG、3C2FIG、 6A FIG、 6B FIG、 7B FIG、 9 FIG、t。
ユヨヱと1コとユ鉄二n 国際調査報告

Claims (8)

    【特許請求の範囲】
  1. 1.センシティブ・データを記憶するメモリー手段′(79)を含む閉じられた ハウジング(17)を含み、前記ハウジング(17)は導電路手段(WM1,W M2)を有し、その遮断は前記ハウジング(17)を貫通する試みで行われ、前 記メモリー手段(79)の内容の消去を生じさせるようにしたセンシティブ記憶 データを保護する安全装置であって、前記導電路手段は第1(WM1)及び第2 (WM2)の導電路を含み、前記ハウジング(17)は前記第1及び第2の導電 路(WM1,WM2)に接続されたテンパ検知回路(69)を含み、前記テンパ 検知回路(69)はリセット信号発生手段(107)を含み、前記第1及び第2 の導電路(WM1,WM2)のどちらかの遮断が前記リセット信号発生手段(1 07)からリセット信号を発生させて前記メモリー手段(79)の内容を消去す るようにした安全装置。
  2. 2.前記第1及び第2の導電路(WM1,WM2)は夫々第1及び第2の重ね合 わされた層(L1,L2)に配置された請求の範囲1項記載の安全装置。
  3. 3.前記ハウジングは共に接続された複数の個々の部分(P1〜P6)を含み、 前記部分(P1〜P6)の各々は第1の導電路部(例えば、LlP1)と前記第 1の導電路部(例えば、LlP1)上の絶縁層と前記絶縁層上の第2の導電路部 (例えば、L2P1)とを有する基板を含み、前記第1の導電路(WM1)は直 列接続の導電路部(例えば、LlP1)を含み、前記第2の導電路(WM2)は 直列接続の前記第2の導電路部(例えば、L2P1)を含む請求の範囲2項記載 の安全装置。
  4. 4.前記第1及び第2の導電路部(例えば、LlP1、L2P1)は前記個々の 部分(例えば、P1)の各々の相補的な巻線路に配置された請求の範囲3項記載 の安全装置
  5. 5.前記第1の導電路(WM1)は該導電路(WM1)の遮断に応答して第1の 感知信号を発生する第1の感知回路(103)に接続され、前記第2の導電路( WM2)は該導電路(WM2)の遮断に応答して第2の感知信号を発生する第2 の感知回路(101)に接続され、前記第1及び第2の感知回路(103,10 1)は前記第1又は第2の感知信号の供給に応答して前記リセット信号を発生す る前記リセット信号発生手段(107)に接続された請求の範囲4項記載の安全 装置。
  6. 6.前記テンパ検知回路(69)は前記リセット信号発生手段(107)に接続 された温度感知手段(109)を含み、前記ハウジング(17)内の温度が所定 のレベル以下に下ったことに応答して第3の感知信号を発生し、前記リセット信 号発生手段(107)は前記第3の感知信号の供給に応答して前記リセット信号 を発生する請求の範囲5項記載の安全装置。
  7. 7.前記温度感知手段(109)は前記ハウジング(17)内の温度が前記所定 のレベル又はそれ以上のときに第1の動作状態を有し前記ハウジング(17)内 の温度が前記所定のレベルより下のときに第2の動作状態を有する温度感知ブリ ッジ回路(131)を含含み、前記増幅手段(109)は前記温度感知ブリッジ 回路(131)に接続され前記第2の動作状態に応答して前記第3の感知信号を 発生するようにした請求の範囲6項記載の安全装置。
  8. 8.前記メモリー手段はリセッタブル・シフト・レジスタ・メモリー(79)を 含む請求の範囲1項,2項,3項,4項,5項,6項又は7項記載の安全装置。
JP61500480A 1984-12-21 1985-12-06 センシテイブ・デ−タの保管用安全装置 Pending JPS62501242A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US684637 1984-12-21
US06/684,637 US4593384A (en) 1984-12-21 1984-12-21 Security device for the secure storage of sensitive data

Publications (1)

Publication Number Publication Date
JPS62501242A true JPS62501242A (ja) 1987-05-14

Family

ID=24748906

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61500480A Pending JPS62501242A (ja) 1984-12-21 1985-12-06 センシテイブ・デ−タの保管用安全装置

Country Status (6)

Country Link
US (1) US4593384A (ja)
EP (1) EP0207126B1 (ja)
JP (1) JPS62501242A (ja)
CA (1) CA1238716A (ja)
DE (1) DE3576006D1 (ja)
WO (1) WO1986003861A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10187546A (ja) * 1996-10-25 1998-07-21 Fuji Xerox Co Ltd 暗号化装置、復号装置、機密データ処理装置、及び情報処理装置
JP2002229857A (ja) * 2001-01-03 2002-08-16 Internatl Business Mach Corp <Ibm> 可撓性保護メッシュ構造を有する不正侵入感応カプセル封止エンクロージャ
US7557436B2 (en) 2001-08-07 2009-07-07 Renesas Technology Corp. Semiconductor device and IC card including supply voltage wiring lines formed in different areas and having different shapes
JP2010287060A (ja) * 2009-06-11 2010-12-24 Topre Corp データの安全ケース
JP2012509585A (ja) * 2008-11-21 2012-04-19 イノバ カード 物理的または化学的な侵入に対して電子集積回路ハウジングを保護する装置
JP2014041625A (ja) * 2013-09-25 2014-03-06 Topre Corp データの安全ケース
JP2015053059A (ja) * 2014-09-20 2015-03-19 東プレ株式会社 データの安全ケース
JP2018081432A (ja) * 2016-11-15 2018-05-24 株式会社リニア・サーキット 不正攻撃検知用の警報センサと、それを使用する金庫

Families Citing this family (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3347483A1 (de) * 1983-12-29 1985-07-11 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Vorrichtung zur sicherung geheimer informationen
DK190784D0 (da) * 1984-04-12 1984-04-12 Pengeinst Koebe Kreditkort Fremgangsmaade og apparat til datatransmission
DE3671119D1 (de) * 1985-07-03 1990-06-13 Siemens Ag Integrierte schaltung und verfahren zum sichern von geheimen codedaten.
GB2182176B (en) * 1985-09-25 1989-09-20 Ncr Co Data security device for protecting stored data
US5175840A (en) * 1985-10-02 1992-12-29 Hitachi, Ltd. Microcomputer having a PROM including data security and test circuitry
GB2182467B (en) * 1985-10-30 1989-10-18 Ncr Co Security device for stored sensitive data
DE3602960C1 (de) * 1986-01-31 1987-02-19 Philips Patentverwaltung Dickschicht-Schaltungsanordnung mit einer keramischen Substratplatte
USRE38419E1 (en) 1986-05-13 2004-02-10 Ncr Corporation Computer interface device
US4882752A (en) * 1986-06-25 1989-11-21 Lindman Richard S Computer security system
US4875486A (en) * 1986-09-04 1989-10-24 Advanced Techtronics, Inc. Instrument and method for non-invasive in vivo testing for body fluid constituents
GB2195478B (en) * 1986-09-24 1990-06-13 Ncr Co Security device for sensitive data
US5117457A (en) * 1986-11-05 1992-05-26 International Business Machines Corp. Tamper resistant packaging for information protection in electronic circuitry
US4860351A (en) * 1986-11-05 1989-08-22 Ibm Corporation Tamper-resistant packaging for protection of information stored in electronic circuitry
GB2205667B (en) * 1987-06-12 1991-11-06 Ncr Co Method of controlling the operation of security modules
FR2617976B1 (fr) * 1987-07-10 1989-11-10 Thomson Semiconducteurs Detecteur electrique de niveau logique binaire
US5239664A (en) * 1988-12-20 1993-08-24 Bull S.A. Arrangement for protecting an electronic card and its use for protecting a terminal for reading magnetic and/or microprocessor cards
US4933898A (en) * 1989-01-12 1990-06-12 General Instrument Corporation Secure integrated circuit chip with conductive shield
ATE107061T1 (de) * 1989-08-03 1994-06-15 Scheidt & Bachmann Gmbh Vorrichtung zur eingabe von daten.
US5027397A (en) * 1989-09-12 1991-06-25 International Business Machines Corporation Data protection by detection of intrusion into electronic assemblies
WO1991005306A1 (en) * 1989-10-03 1991-04-18 University Of Technology, Sydney Electro-active cradle circuits for the detection of access or penetration
US5228084A (en) * 1991-02-28 1993-07-13 Gilbarco, Inc. Security apparatus and system for retail environments
US6782479B1 (en) * 1991-04-26 2004-08-24 Raytheon Company Apparatus and method for inhibiting analysis of a secure circuit
US5343524A (en) * 1991-06-21 1994-08-30 Mu Xiao Chun Intelligent security device
KR940005696B1 (ko) * 1991-11-25 1994-06-22 현대전자산업 주식회사 보안성 있는 롬(rom)소자
JP3305737B2 (ja) * 1991-11-27 2002-07-24 富士通株式会社 情報処理装置の機密情報管理方式
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
DE4243888A1 (de) * 1992-12-23 1994-06-30 Gao Ges Automation Org Datenträger und Verfahren zur Echtheitsprüfung eines Datenträgers
EP0622719B1 (de) * 1993-04-28 2001-11-14 Fujitsu Siemens Computers GmbH Schutzvorrichtung für Schaltungsteile und/oder Daten eines elektrotechnischen Geräts
US5533123A (en) * 1994-06-28 1996-07-02 National Semiconductor Corporation Programmable distributed personal security
FR2723806A1 (fr) * 1994-08-17 1996-02-23 Schlumberger Ind Sa Dispositif de clavier securise
FR2727227B1 (fr) * 1994-11-17 1996-12-20 Schlumberger Ind Sa Dispositif de securite actif a memoire electronique
US5715403A (en) 1994-11-23 1998-02-03 Xerox Corporation System for controlling the distribution and use of digital works having attached usage rights where the usage rights are defined by a usage rights grammar
US5629980A (en) 1994-11-23 1997-05-13 Xerox Corporation System for controlling the distribution and use of digital works
US6963859B2 (en) * 1994-11-23 2005-11-08 Contentguard Holdings, Inc. Content rendering repository
JPH08263438A (ja) 1994-11-23 1996-10-11 Xerox Corp ディジタルワークの配給及び使用制御システム並びにディジタルワークへのアクセス制御方法
DE19536477C2 (de) * 1995-09-29 1997-10-23 Siemens Nixdorf Inf Syst Schaltungsanordnung zur Sicherung elektronischer Bauteile
JP3627384B2 (ja) * 1996-01-17 2005-03-09 富士ゼロックス株式会社 ソフトウェアの保護機能付き情報処理装置及びソフトウェアの保護機能付き情報処理方法
US5956415A (en) * 1996-01-26 1999-09-21 Harris Corporation Enhanced security fingerprint sensor package and related methods
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
US5880523A (en) * 1997-02-24 1999-03-09 General Instrument Corporation Anti-tamper integrated circuit
US6356704B1 (en) * 1997-06-16 2002-03-12 Ati Technologies, Inc. Method and apparatus for detecting protection of audio and video signals
AUPO817697A0 (en) * 1997-07-22 1997-08-14 Green, James Edward Security system
US20090043907A1 (en) * 1997-09-11 2009-02-12 Digital Delivery Networks, Inc. Local portal
US6163154A (en) * 1997-12-23 2000-12-19 Magnetic Diagnostics, Inc. Small scale NMR spectroscopic apparatus and method
RU2213390C2 (ru) * 1998-08-18 2003-09-27 Инфинеон Текнолоджиз Аг Полупроводниковая интегральная схема с защитным покрытием поверхности
US6556681B2 (en) * 1998-08-26 2003-04-29 Lear Corporation Reconfigurable universal trainable transmitter
KR100710936B1 (ko) * 1998-11-05 2007-04-24 인피니언 테크놀로지스 아게 집적 회로용 보호 회로
US6651149B1 (en) * 1998-12-10 2003-11-18 Kabushiki Kaisha Toshiba Data storage medium with certification data
US6501390B1 (en) * 1999-01-11 2002-12-31 International Business Machines Corporation Method and apparatus for securely determining aspects of the history of a good
US6690880B1 (en) * 1999-05-21 2004-02-10 Ati International, Srl Method and apparatus for copy protection detection in a video signal
US7005733B2 (en) * 1999-12-30 2006-02-28 Koemmerling Oliver Anti tamper encapsulation for an integrated circuit
AU2001253818A1 (en) * 2000-02-14 2001-08-20 Christina Alvarez Security module system, apparatus and process
US6646565B1 (en) * 2000-06-01 2003-11-11 Hewlett-Packard Development Company, L.P. Point of sale (POS) terminal security system
US6775776B1 (en) * 2000-06-27 2004-08-10 Intel Corporation Biometric-based authentication in a nonvolatile memory device
US6895509B1 (en) 2000-09-21 2005-05-17 Pitney Bowes Inc. Tamper detection system for securing data
US6892305B1 (en) * 2000-10-12 2005-05-10 International Business Machines Corporation Method and system for booting up a computer system in a secure fashion
US7302703B2 (en) * 2000-12-20 2007-11-27 Aol, Llc A Delaware Limited Liability Company Hardware token self enrollment process
US6901343B2 (en) * 2001-01-10 2005-05-31 Matsushita Electric Industrial Co., Ltd. Multilayer board in which wiring of signal line that requires tamper-resistance is covered by component or foil, design apparatus, method, and program for the multilayer board, and medium recording the program
US7200759B2 (en) * 2001-06-08 2007-04-03 Safenet B.V. Method and device for making information contents of a volatile semiconductor memory irretrievable
US7925894B2 (en) * 2001-07-25 2011-04-12 Seagate Technology Llc System and method for delivering versatile security, digital rights management, and privacy services
US20060174352A1 (en) * 2001-07-25 2006-08-03 Seagate Technology Llc Method and apparatus for providing versatile services on storage devices
US20030131255A1 (en) * 2002-01-10 2003-07-10 Youngtack Shim Secure data storage systems
JP2003288573A (ja) * 2002-03-27 2003-10-10 Seiko Epson Corp Icカード及びその製造方法
US6782477B2 (en) * 2002-04-16 2004-08-24 Song Computer Entertainment America Inc. Method and system for using tamperproof hardware to provide copy protection and online security
US7152942B2 (en) * 2002-12-02 2006-12-26 Silverbrook Research Pty Ltd Fixative compensation
US6853093B2 (en) * 2002-12-20 2005-02-08 Lipman Electronic Engineering Ltd. Anti-tampering enclosure for electronic circuitry
US6996953B2 (en) * 2004-01-23 2006-02-14 Pitney Bowes Inc. System and method for installing a tamper barrier wrap in a PCB assembly, including a PCB assembly having improved heat sinking
US7180008B2 (en) * 2004-01-23 2007-02-20 Pitney Bowes Inc. Tamper barrier for electronic device
US7274289B2 (en) * 2004-05-27 2007-09-25 Eastman Kodak Company System and device for detecting object tampering
US7156233B2 (en) * 2004-06-15 2007-01-02 Pitney Bowes Inc. Tamper barrier enclosure with corner protection
US7343496B1 (en) * 2004-08-13 2008-03-11 Zilog, Inc. Secure transaction microcontroller with secure boot loader
US7323986B2 (en) * 2004-09-03 2008-01-29 Gore Enterprise Holdings, Inc. Reusable tamper respondent enclosure
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
FR2888975B1 (fr) * 2005-07-21 2007-09-07 Atmel Corp Procede de securisation pour la protection de donnees
US8028166B2 (en) * 2006-04-25 2011-09-27 Seagate Technology Llc Versatile secure and non-secure messaging
US8429724B2 (en) * 2006-04-25 2013-04-23 Seagate Technology Llc Versatile access control system
US7539890B2 (en) * 2006-04-25 2009-05-26 Seagate Technology Llc Hybrid computer security clock
GB0618521D0 (en) * 2006-09-20 2006-11-01 Sb Business Consultancy Ltd Improvements relating to data security
US9015075B2 (en) * 2006-09-29 2015-04-21 Oracle America, Inc. Method and apparatus for secure information distribution
US7760086B2 (en) * 2006-11-03 2010-07-20 Gore Enterprise Holdings, Inc Tamper respondent sensor and enclosure
US7352203B1 (en) * 2006-12-26 2008-04-01 Atmel Corporation Method to reduce power in active shield circuits that use complementary traces
US7898413B2 (en) * 2007-01-25 2011-03-01 Verifone, Inc. Anti-tamper protected enclosure
FR2915054B1 (fr) * 2007-04-12 2009-06-26 Sagem Monetel Soc Par Actions Dispositif de protection d'un composant electronique
US7787256B2 (en) * 2007-08-10 2010-08-31 Gore Enterprise Holdings, Inc. Tamper respondent system
US7843339B2 (en) 2007-08-27 2010-11-30 Verifone, Inc. Secure point of sale device employing capacitive sensors
US8112807B2 (en) * 2007-11-07 2012-02-07 Qualcomm Incorporated Systems, methods, and apparatuses for erasing memory on wireless devices
US7812428B2 (en) * 2007-12-05 2010-10-12 Atmel Rousset S.A.S. Secure connector grid array package
US7772514B2 (en) * 2007-12-20 2010-08-10 Verifone, Inc. Capacitive user-interface switches
US8595514B2 (en) 2008-01-22 2013-11-26 Verifone, Inc. Secure point of sale terminal
US9013336B2 (en) * 2008-01-22 2015-04-21 Verifone, Inc. Secured keypad devices
US8201267B2 (en) * 2008-10-24 2012-06-12 Pitney Bowes Inc. Cryptographic device having active clearing of memory regardless of state of external power
JP5338306B2 (ja) * 2008-12-26 2013-11-13 富士通株式会社 データ記憶装置およびデータ記憶装置におけるデータ管理方法
US20100171202A1 (en) * 2009-01-07 2010-07-08 Tian Weicheng Method of securely data protecting arrangement for electronic device
WO2010111655A1 (en) * 2009-03-26 2010-09-30 Hypercom Corporation Keypad membrane security
US8358218B2 (en) * 2010-03-02 2013-01-22 Verifone, Inc. Point of sale terminal having enhanced security
US8330606B2 (en) 2010-04-12 2012-12-11 Verifone, Inc. Secure data entry device
US8405506B2 (en) 2010-08-02 2013-03-26 Verifone, Inc. Secure data entry device
JP2012053788A (ja) * 2010-09-02 2012-03-15 Canon Inc 半導体集積回路装置
JP5761947B2 (ja) * 2010-09-02 2015-08-12 キヤノン株式会社 半導体集積回路装置
US8938624B2 (en) * 2010-09-15 2015-01-20 Lsi Corporation Encryption key destruction for secure data erasure
US8593824B2 (en) 2010-10-27 2013-11-26 Verifone, Inc. Tamper secure circuitry especially for point of sale terminal
US8621235B2 (en) 2011-01-06 2013-12-31 Verifone, Inc. Secure pin entry device
CN102324139A (zh) * 2011-03-30 2012-01-18 青岛海信智能商用设备有限公司 具有液晶数据防篡改保护装置的银行卡支付终端设备
US8884757B2 (en) 2011-07-11 2014-11-11 Verifone, Inc. Anti-tampering protection assembly
DE102011117214B4 (de) * 2011-10-28 2016-06-16 Stepover Gmbh Verfahren zur Erkennung einer unberechtigten Öffnung eines Signaturgeräts,Signaturgerät und Computersystem mit demselben
US8730715B2 (en) * 2012-03-26 2014-05-20 Honeywell International Inc. Tamper-resistant MRAM utilizing chemical alteration
US8575560B1 (en) 2012-06-21 2013-11-05 Honeywell International Inc. Integrated circuit cumulative dose radiation sensor
US9618635B2 (en) 2012-06-21 2017-04-11 Honeywell International Inc. Integrated radiation sensitive circuit
US8933412B2 (en) 2012-06-21 2015-01-13 Honeywell International Inc. Integrated comparative radiation sensitive circuit
US9691066B2 (en) 2012-07-03 2017-06-27 Verifone, Inc. Location-based payment system and method
US9122937B2 (en) 2012-07-23 2015-09-01 Fci Americas Technology Llc Tamper-resistant housing assembly
US9452570B2 (en) * 2012-11-07 2016-09-27 Dell Products L.P. Information handling system ceramic chassis
US9213869B2 (en) 2013-10-04 2015-12-15 Verifone, Inc. Magnetic stripe reading device
US9246501B2 (en) 2014-04-29 2016-01-26 Honeywell International Inc. Converter for analog inputs
US10474849B2 (en) 2014-06-27 2019-11-12 Microsoft Technology Licensing, Llc System for data protection in power off mode
WO2015196449A1 (en) 2014-06-27 2015-12-30 Microsoft Technology Licensing, Llc Data protection system based on user input patterns on device
US10372937B2 (en) 2014-06-27 2019-08-06 Microsoft Technology Licensing, Llc Data protection based on user input during device boot-up, user login, and device shut-down states
US20160026275A1 (en) 2014-07-23 2016-01-28 Verifone, Inc. Data device including ofn functionality
US10540907B2 (en) 2014-07-31 2020-01-21 Intelligent Technologies International, Inc. Biometric identification headpiece system for test taking
US9959777B2 (en) 2014-08-22 2018-05-01 Intelligent Technologies International, Inc. Secure testing device, system and method
US10410535B2 (en) 2014-08-22 2019-09-10 Intelligent Technologies International, Inc. Secure testing device
KR102505538B1 (ko) 2014-10-20 2023-03-03 베드락 오토메이션 플렛폼즈 인크. 산업 제어 시스템을 위한 탬퍼 방지 모듈
US10438106B2 (en) 2014-11-04 2019-10-08 Intellignet Technologies International, Inc. Smartcard
US9560737B2 (en) 2015-03-04 2017-01-31 International Business Machines Corporation Electronic package with heat transfer element(s)
US9595174B2 (en) 2015-04-21 2017-03-14 Verifone, Inc. Point of sale terminal having enhanced security
US10426037B2 (en) 2015-07-15 2019-09-24 International Business Machines Corporation Circuitized structure with 3-dimensional configuration
US10140570B2 (en) * 2015-08-18 2018-11-27 William P Gulas Microprocessor-controlled tamper detection system
US9959496B2 (en) * 2015-08-18 2018-05-01 Franklin J. Camper Microprocessor-controlled tamper detection system
US9924591B2 (en) 2015-09-25 2018-03-20 International Business Machines Corporation Tamper-respondent assemblies
US10098235B2 (en) 2015-09-25 2018-10-09 International Business Machines Corporation Tamper-respondent assemblies with region(s) of increased susceptibility to damage
US9911012B2 (en) 2015-09-25 2018-03-06 International Business Machines Corporation Overlapping, discrete tamper-respondent sensors
US9894749B2 (en) 2015-09-25 2018-02-13 International Business Machines Corporation Tamper-respondent assemblies with bond protection
US9578764B1 (en) 2015-09-25 2017-02-21 International Business Machines Corporation Enclosure with inner tamper-respondent sensor(s) and physical security element(s)
US9591776B1 (en) 2015-09-25 2017-03-07 International Business Machines Corporation Enclosure with inner tamper-respondent sensor(s)
US10175064B2 (en) 2015-09-25 2019-01-08 International Business Machines Corporation Circuit boards and electronic packages with embedded tamper-respondent sensor
US10172239B2 (en) 2015-09-25 2019-01-01 International Business Machines Corporation Tamper-respondent sensors with formed flexible layer(s)
US10143090B2 (en) 2015-10-19 2018-11-27 International Business Machines Corporation Circuit layouts of tamper-respondent sensors
US9978231B2 (en) 2015-10-21 2018-05-22 International Business Machines Corporation Tamper-respondent assembly with protective wrap(s) over tamper-respondent sensor(s)
US9913389B2 (en) 2015-12-01 2018-03-06 International Business Corporation Corporation Tamper-respondent assembly with vent structure
US10327343B2 (en) 2015-12-09 2019-06-18 International Business Machines Corporation Applying pressure to adhesive using CTE mismatch between components
US9555606B1 (en) 2015-12-09 2017-01-31 International Business Machines Corporation Applying pressure to adhesive using CTE mismatch between components
US9554477B1 (en) 2015-12-18 2017-01-24 International Business Machines Corporation Tamper-respondent assemblies with enclosure-to-board protection
US10678958B2 (en) 2015-12-28 2020-06-09 Intelligent Technologies International, Inc. Intrusion-protected memory component
US9916744B2 (en) 2016-02-25 2018-03-13 International Business Machines Corporation Multi-layer stack with embedded tamper-detect protection
US9904811B2 (en) 2016-04-27 2018-02-27 International Business Machines Corporation Tamper-proof electronic packages with two-phase dielectric fluid
US9881880B2 (en) 2016-05-13 2018-01-30 International Business Machines Corporation Tamper-proof electronic packages with stressed glass component substrate(s)
US9913370B2 (en) 2016-05-13 2018-03-06 International Business Machines Corporation Tamper-proof electronic packages formed with stressed glass
US9858776B1 (en) 2016-06-28 2018-01-02 International Business Machines Corporation Tamper-respondent assembly with nonlinearity monitoring
US10321589B2 (en) 2016-09-19 2019-06-11 International Business Machines Corporation Tamper-respondent assembly with sensor connection adapter
US10299372B2 (en) 2016-09-26 2019-05-21 International Business Machines Corporation Vented tamper-respondent assemblies
US10271424B2 (en) 2016-09-26 2019-04-23 International Business Machines Corporation Tamper-respondent assemblies with in situ vent structure(s)
US9999124B2 (en) 2016-11-02 2018-06-12 International Business Machines Corporation Tamper-respondent assemblies with trace regions of increased susceptibility to breaking
US10327329B2 (en) 2017-02-13 2019-06-18 International Business Machines Corporation Tamper-respondent assembly with flexible tamper-detect sensor(s) overlying in-situ-formed tamper-detect sensor
DE102017217494A1 (de) * 2017-09-29 2019-04-04 Micro-Epsilon Messtechnik Gmbh & Co. Kg Kontaktlos arbeitender Wegsensor
US10306753B1 (en) 2018-02-22 2019-05-28 International Business Machines Corporation Enclosure-to-board interface with tamper-detect circuit(s)
US11122682B2 (en) 2018-04-04 2021-09-14 International Business Machines Corporation Tamper-respondent sensors with liquid crystal polymer layers
US10544923B1 (en) 2018-11-06 2020-01-28 Verifone, Inc. Devices and methods for optical-based tamper detection using variable light characteristics
US11493565B2 (en) * 2019-12-03 2022-11-08 International Business Machines Corporation Leakage characterization and management for electronic circuit enhancement
US11049822B1 (en) 2019-12-20 2021-06-29 Capital One Services, Llc Systems and methods for the use of fraud prevention fluid to prevent chip fraud
US10817768B1 (en) 2019-12-20 2020-10-27 Capital One Services, Llc Systems and methods for preventing chip fraud by inserts in chip pocket
US10888940B1 (en) 2019-12-20 2021-01-12 Capital One Services, Llc Systems and methods for saw tooth milling to prevent chip fraud
US10977539B1 (en) 2019-12-20 2021-04-13 Capital One Services, Llc Systems and methods for use of capacitive member to prevent chip fraud
US10810475B1 (en) 2019-12-20 2020-10-20 Capital One Services, Llc Systems and methods for overmolding a card to prevent chip fraud
US11715103B2 (en) 2020-08-12 2023-08-01 Capital One Services, Llc Systems and methods for chip-based identity verification and transaction authentication

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5332233B1 (ja) * 1968-12-25 1978-09-07
US3882323A (en) * 1973-12-17 1975-05-06 Us Navy Method and apparatus for protecting sensitive information contained in thin-film microelectonic circuitry
CH640971A5 (en) * 1979-06-28 1984-01-31 Kurt Ehrat Mobile data container secured against unauthorised access
US4320438A (en) * 1980-05-15 1982-03-16 Cts Corporation Multi-layer ceramic package
SE425705B (sv) * 1980-12-23 1982-10-25 Ericsson Telefon Ab L M Anordning for att i en databasanleggning automatiskt forstora informationsinnehallet i dataminnen och programminnen
EP0128672A1 (en) * 1983-05-13 1984-12-19 Ira Dennis Gale Data security device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10187546A (ja) * 1996-10-25 1998-07-21 Fuji Xerox Co Ltd 暗号化装置、復号装置、機密データ処理装置、及び情報処理装置
JP2002229857A (ja) * 2001-01-03 2002-08-16 Internatl Business Mach Corp <Ibm> 可撓性保護メッシュ構造を有する不正侵入感応カプセル封止エンクロージャ
US7557436B2 (en) 2001-08-07 2009-07-07 Renesas Technology Corp. Semiconductor device and IC card including supply voltage wiring lines formed in different areas and having different shapes
US7652363B2 (en) 2001-08-07 2010-01-26 Renesas Technology Corp. Semiconductor device including an arrangement for detection of tampering
JP2012509585A (ja) * 2008-11-21 2012-04-19 イノバ カード 物理的または化学的な侵入に対して電子集積回路ハウジングを保護する装置
JP2010287060A (ja) * 2009-06-11 2010-12-24 Topre Corp データの安全ケース
JP2014041625A (ja) * 2013-09-25 2014-03-06 Topre Corp データの安全ケース
JP2015053059A (ja) * 2014-09-20 2015-03-19 東プレ株式会社 データの安全ケース
JP2018081432A (ja) * 2016-11-15 2018-05-24 株式会社リニア・サーキット 不正攻撃検知用の警報センサと、それを使用する金庫

Also Published As

Publication number Publication date
CA1238716A (en) 1988-06-28
EP0207126A1 (en) 1987-01-07
EP0207126B1 (en) 1990-02-07
WO1986003861A1 (en) 1986-07-03
DE3576006D1 (de) 1990-03-15
US4593384A (en) 1986-06-03

Similar Documents

Publication Publication Date Title
JPS62501242A (ja) センシテイブ・デ−タの保管用安全装置
US4691350A (en) Security device for stored sensitive data
US4807284A (en) Security device for sensitive data
US4811288A (en) Data security device for protecting stored data
US5159629A (en) Data protection by detection of intrusion into electronic assemblies
US4849927A (en) Method of controlling the operation of security modules
US6929900B2 (en) Tamper-responding encapsulated enclosure having flexible protective mesh structure
US5353350A (en) Electro-active cradle circuits for the detection of access or penetration
KR100687071B1 (ko) 집적 회로용 변조 방지 캡슐
US20080180245A1 (en) Anti-tamper protected enclosure
US7685438B2 (en) Tamper-resistant packaging and approach using magnetically-set data
US9697380B2 (en) Electronic data security apparatus
JP3454471B2 (ja) 半導体装置
JP3772852B2 (ja) 情報処理装置
JPH06318274A (ja) データ保安装置
JPS63317862A (ja) 安全モジユールの動作制御方法
WO2009157032A2 (en) Electronic seal