JPS62501242A - センシテイブ・デ−タの保管用安全装置 - Google Patents

センシテイブ・デ−タの保管用安全装置

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JPS62501242A
JPS62501242A JP61500480A JP50048086A JPS62501242A JP S62501242 A JPS62501242 A JP S62501242A JP 61500480 A JP61500480 A JP 61500480A JP 50048086 A JP50048086 A JP 50048086A JP S62501242 A JPS62501242 A JP S62501242A
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クライジネ，テイオドーア　アードリアーン
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エヌ・シ−・ア−ル・コ−ポレ−シヨン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 センシティブ・データの保管用安全装置技術分野 この発明はセンシティブ・データを記憶するメモリ一手段を格納するハウジング を含み、該ハウジングはそれを貫通してメモリ一手段の内容をアクセスしようと するような試みを失敗させる導電路装置を使用することによってセンシティブ記 憶データを保護するようにした安全装置に関する。
国際特許出願第ＷＯ３４１０４６１４号はグレストレスド・ガラスのような砕れ やすい材料で作られ、データ・プロセッサ、暗号化キー・データを記憶している 揮発性ＣＭＯ８ＲＡＭメモリー装置及びメモリー装置用電源としての電池などを 保有する収納器を含むデータ安全装置を開示している。電池はハウジングとふた の内面に巻線路構造に形成された電源導体を通してメモリー装置に接続され、ハ ウジングとふたの電源導体の各部品はハウジングとふたとの間にある接続面にあ る接続対を介して接続される。その導体は蒸発性金属薄膜材料で作られる。電源 導体・ぐターンは２線式であり、その導体の部品はハウジングとふたの内面に設 けられ、接地又は電源に接続されている互いに他の導体と交互にはさまれるよう に構成される。故に、電源導体が上記の他の導体のどちらかに接続されるか、又 は遮断されると、揮発性ＲＡＭへの電源はＲＡＭのデータが破壊される程大きい 変化を受ける。この公知の装置はハウジングに設けられた電源導体の幅を十分大 きく維持してメモリー装置への電源を適切に供給することができるようにしなけ ればならないという安全面で相当程度が低いという欠点を有する。そのような広 い導体は上記のような貫通を受けやすい。例えば、幅の広い電源導体の導電路を 維持するだけ十分小さな穴をあければ、その穴を通して不法にメモリー装置にア クセスすることができることになる。その上、この装置の製造に使用される薄膜 技術は装置コストを高くする。
ドイツ公開特許公報第３０２３４２７号はハウジング及びふたで形成された閉じ られた格納器内に複数のメモリー装置を含むデータ記憶ユニットを開示している 。
格納器の壁を形成する材料内には、それも格納器の壁内に設けられ、閉チャンネ ルに接続された複数の差動圧力感知装置が設けられる。そして、その閉チャンネ ル内の圧力を破るような格納器をこわす試みが行われると圧力感知装置がそれを 検知してリレーを作動させ、メモリー装置の内容を消去する消去信号を発生させ るようにしている。又、格納器の壁を形成する材料の中には、ハウジングとふた とに泪って任意な構成に通り、電源及びリレーに接続させた１対の薄い導体が設 けられる。この薄い導体のどちらかを破壊するような外部の影響が加えられた場 合に、メモリー装置の内容を消去する消去信号を発生するようなリレーを設けで ある。
しかし、この装置は閉チャンネル及び圧力感知装置などを設けるため、複雑且つ 高価な構造となるであろう。
その上、この装置は薄い導体対のどちらをも遮断せずにユニット内部に小さな穴 をあけることが可能である。
故に、この装置によりて達成できる安全度には限界があった。
発明の開示 この発明の目的は不法なアクセスに対して高度の安全性を有する感知性記憶デー タ保護用の安全装置を提供することである。
故に、この発明によると、第１及び第２の導電路を含む導電路手段と、前記第１ 及び第２の導電路に接続された不法アクセス検知回路を収納するハウジングとを 含み、前記不法アクセス検知回路はリセット信号発生手段を含み、前記第１及び 第２の導電路を妨害するとリセット信号を発生して前記メモリ一手段の内容を消 去するようにしてセンシティブ記憶データを保護する安全装置を提供する。
発明を実施するための最良の形態 第１図はこの発明の安全装置１１の典型的な形態を例示したものである。複数の ピン１３に接続された複数の導体１２は装置１１のハウジング１７の底部Ｐ６の 両側に示してあり、装置１１を外部の電子装置（図に示していない）に接続され る。ハウジング１７はセラミックで作るのが好ましい。というのは、セラミ。
り・ハウジングは化学薬品に解けにくいため、それで穴をあけにくいためである 。
装置１１の各部品の分解斜視図を第２図に示す。そこでハウジング１７は上ぶた 又はカバーＰＩ、側部Ｐ２乃至Ｐ５及び底部Ｐ６とから成る。底部Ｐ６は安全且 つ保護のためにハウジング１７の中に収容されている電子回路１９に対し、表面 に設置されたビン（図に示していない）を介して接続される。
各部品Ｐ１〜Ｐ６は２つの非導電層又は絶縁層で分離された３つの導電層を有す るセラミック基板から成り、そのすべての層は従来の薄膜技術を使用した従来の スクリーニング技術によりてセラミ、り基板にデポジットして作られる。第３Ａ 、３Ａ１，３Ｂ、３Ｂ１゜３Ｂ２，３Ｃ，３Ｃ１，３Ｃ２及び３Ｄは、２つの絶 縁層によって分離された３つの導電層がいかにセラミック基板に選択的にデポジ ットされ、共に接続されて部品Ｐ１〜Ｐ６の夫々を形成するかを例示した図であ る。
非常に小さな穴（穴の直径は約３００マイクロメートルはどでよい）を有するス クリーン（第３Ａ１図。
第３Ｂ１図、第３Ｂ２図、第３Ｃ１図及び第３Ｃ２図）はセラミック基板２０（ 第３Ｄ図）に導電又は絶縁イーストをデポジットするのに使用される。各導電層 及び絶縁層のために異なるスクリーンを用意する。各スクリーニングの後、積層 されるセラミック基板２０は今付着したペーストを硬化するため、８００℃で加 熱する。
第３Ａ図はセラミック基板２０にデポジットされるべき第１の導電層Ｌ１を示す 。第３Ａ図のように、Ｌｌは１トラツク２１から成る。第３ＡＩ図はセラミック 基板２０上に置かれ、該基板２０上に層Ｌ１をデポジットするために使用される スクリーンを例示する。第３Ａ１図のスクリーンは要求された層Ｌ１のネがティ グである。第３Ａ１図の斜線図２２はポリマ（図に示していない）で遮蔽される ため、導電ペースト（図に示していない）は開口部２１ｓのみを通ることができ 、セラミック基板２０に層Ｌ１のトラック２１を形成する。層Ｌ１は炉中で８０ ０℃で硬化される。層Ｌ１のトラック２１の厚さは約１０マイクロメートルであ る。
第３Ａ図の層Ｌ１の点又は領域１．１．’１．２及び１．３は第３Ｂ１図のスク リーンの各穴部３０，２９．２８においてポリマで遮蔽される。それは、それら の点は後で設けられる導電層（Ｂ２及びＢ３）に選択的に接続しなければならな いからである。次に、絶縁イーストが第３Ａ図のアセンブリの上にスクリーニン グされて絶縁層１（第３Ｂ１図）を形成する。次に絶縁された第３Ａ図のアセン ブリは再び８００℃に加熱されて硬化する。
第３Ｂ図は第３Ｂ２図のスクリーンを使用して第３Ａ図の硬化したアセンブリの 上に第２の導電層（Ｂ２）をデポジットする図である。第３Ｂ図に示すように、 層Ｌ２は２トラック２３．２４から成る。第３Ｂ２図のスクリーンは第３Ｂ図の ／ぞターンのネがティグである。第３Ｂ２図の斜線部２５は再びポリマで遮蔽さ れる。第３Ｂ２図のスクリーンの開口部２３．及び２４１を通し、導電ペースト でスクリーニングし、第３Ｂ図の硬化アセンブリを加熱した後で、第３Ｂ１図の 絶縁層１の穴３０により第３Ａ図の点１．１と第３Ｂ図の点２．１との間に接続 がなされ、第３Ｂ１図の絶縁層１の穴２９によシ第３Ａ図の点１．２と第３Ｂ図 の点２．２との間に接続がなされる。第３Ｂ図のトラック２３は第３Ａ図のトラ ック２１とは交差するということに注目絶縁層２（第３ＣＩ図〕は第３の導電層 Ｌ３のデポジションを可能にするために必要である。これら２つの層は第３Ｂ１ 図及び第３Ｂ２図について前に説明したものと類似の方法で、第３Ｃ１図及び第 ３０２図を使用することによシ達成することができる。特に、第３Ｃ１図に示す スクリーンの穴の位置３１，３２ｓ３３は絶縁層２がデポジットされる前にポリ マで遮蔽される。絶縁層２からポリマが取除かれると（絶縁層１と同じように行 われる）、第３Ｃ１図に示すように絶縁層２に穴３１，３２．３３が残る。導電 層Ｌ３は第３Ｃ２図に示すスクリーンを通してデポジットされる。絶縁層２及び Ｂ３がデポジットされた後、Ｂ３の／ｅターンは第３Ｃ図に示すようになる。第 ３Ｃ図に示すように、Ｂ３は方形島３．６，３．７に夫々接続された２つのトラ ック２６．２７から成る。第３Ｃ図の層Ｌ３の島３．６は第３Ｃ図の層Ｌ３の点 ３．３を介し、絶縁層２０穴３１及び絶縁層１０穴２８を通して第３Ａ図のＬｌ の点１．３に接続される。他方、第３Ｃ図の層Ｌ３の島３．７は第３Ｃ図の層Ｌ ３の点３．５を介し、絶縁層２（第３ＣＩ図）の穴３３によって第３Ｂ図の層Ｌ ２の点２．５に接続される。更に、第３Ｃ図の層Ｌ３の島３，７は層Ｌ３の点３ ．４を介し、絶縁層２（第３ＣＩ図）の穴３２によって第３Ｂ図のｉＬ２の点２ ．４にも接続される。
第３Ｄ図は層間又はトラックＬ３とＬｌとの間の接続と、層間又はトラックＬ２ とＬ】との間の接続の断面図の例である。セラミック基板２０は約７００マイク ロメートル厚であり、各導電及び絶縁層は単に約１０マイクロメートル厚である 。各トラックＬｌ。
Ｂ２．Ｂ３の幅は約３００マイクロメートルである。
導電層又はトラックＬｌ、Ｌ２．Ｌ３は予め選ばれた島又は接続点で共に選択的 に接続される。例えば、第３Ｃ図の導電層Ｂ３０点３．５及び島３．６は夫々穴 ３３（第３Ｃ１図）及び穴３１及び２８（第３ＣＩ図及び第３Ｂ１図）を通し、 導電性エポキシによって第３Ａ図の導電層Ｌ１の点１．３に夫々接続される。第 ３Ｄ図のアセンブリ（第３Ｃ図、第３Ｃ１図、第３Ｂ図。
第３Ｂ１図、第３Ａ図の各層から成る）は炉（図に示していない）に入れられ、 導電層３及び導電性エポキシを硬化するために適当な時間中、約８００℃に加熱 される。
次に、第２図に戻り、部品Ｐ１〜Ｐ６が第１図のハウジング１７に組立てられる 方法を次に示す。まず上ぶたＰｌが順次側部Ｐ２〜Ｐ５に挿入される。第１に、 部品Ｐ２の露出した島Ｐ２が夫々部品Ｐ１の対応する露出した島に導電性エポキ シで接続される。同様にして、部品Ｐ３の露出した島は夫々部品Ｐ１の対応する 露出した島に導電性エポキシで接続され、部品Ｐ４の露出した島が夫々部品Ｐ１ の対応する露出した島に導電性エポキシで接続され、部品Ｐ５の露出した島が夫 夫部品Ｐ１の対応する露出した島に導電性エポキシで接続される。次に、導電性 エポキシは部品Ｐ１〜Ｐ５のアセンブリの残りの露出した島に置かれる。そこで 部品Ｐ１〜Ｐ５のアセンブリは部品Ｐ６に対して適当に合わせられ、部品Ｐ６の 残ｐの島が部品Ｐ１〜Ｐ５のアセンブリの残りの未接続島に電気的に接続される よう部品Ｐ６の上に静かに置かれる。上記のように、部品Ｐ１〜Ｐ６のアセンブ リが各該当する島で共に電気接続されてハウジング１７（第１図）を形成した後 、部品Ｐ１〜Ｐ６の隣υ合う各対間の線に沿って非導電性エポキシが供給され、 部品Ｐ１〜Ｐ６の隣り合う対間のギャップをふさぎ、ハウジング１７を更に強く する。
第４図は、導電性エポキシ３５により部品２の層３の島３７　（ＬａＦ３）と部 品１の層３の島３９（ＬａＦ３）との接続と、非導電性エポキシ４１による部品 Ｐ１とＢ２の接着とを示した完成したハウジング１７の部分断面図である。
底部Ｐ６には更に別のセラミック層（図に示していない）が取付けられ、そこに 電子回路１９を保持する。
次に、電子回路１９は表面取付ビン（図に示していない〕によってこの別の層に 取付けられる。導電層３と電気回路１９との間の必要な接続はこの表面取付ビン （図に示していない）によって共に行われる。次に、組立てられた部品Ｐ１〜Ｐ ５の構造体は底部Ｐ６に接着され、部品Ｐ１〜Ｐ５のアセンブリと底部Ｐ６との 間の対応する露出された島は部品Ｐ１〜Ｐ６の全体のアセンブリが前述のように 非導電性エポキシで全体的に密封される前に、導電性エポキシで共に接続される 。
前述のように、複数の導線１２及び複数のコンタクト１３（第１図に示す）はす べて部品６の上にある。
第８図に示すように、セラミック・ハウジング１７（第１図）の部品Ｐ１〜Ｐ６ を通して行われる第１及び第２の連続的な導電路ＷＭＩＣ網線１）とＷＭ２　（ 網線２）との形成の説明は第５Ａ図、第５Ｂ図、第６Ａ図、第６Ｂ図、第７Ａ図 、第７Ｂ図及び第８図において行う。
第５Ａ図及び第５Ｂ図は共に第２図に示す各部品Ｐ１〜Ｐ６の導電層３（Ｂ３） の導電路及び島を表わす。第６Ａ図及び第６Ｂ図は共に第２図に示す各部品Ｐ１ 〜Ｐ６に対する導電層２（Ｂ２）の導電路を示す。
同様にして、第７Ａ図及び第７Ｂ図は共に第２図に示す各部品Ｐ１〜Ｐ６の対応 する導電層１（Ｌｌ）の導電路を示す。各部品Ｐ１〜Ｐ６の層Ｌ１及びＢ２の導 電路は各部品Ｐ１〜Ｐ６の全表面に配置されるということを知るべきである。最 後に、第８図は第５Ａ図及び第５Ｂ図の予め選ばれた接続及び島によって第１の 連続導電路ＷＭ］を形成する第７Ａ図及び第７Ｂ図の導電路の接続と、第５Ａ図 及び第５Ｂ図の予め選ばれた接続及び島によって第２の連続導電路ＷＭ２を形成 する第６Ａ図及び第６Ｂ図の導電路の接続とを示す。
第５Ａ図及び第８図に示すように、ビンＡ及びＣは夫々ＷＭ２の入力及び出力ビ ンである。同様に、−ンＢ及びＤは夫々ＷＭＩの入力及び出力ビンでおる。これ らビンＡ、Ｂ、Ｃ，Ｄは表面取付ビン（図に示していない）を通してビン１３（ 第１図）のグループに接続されている導体（図に示していない）に内部で接続さ れる。
第５Ａ図及び第５Ｂ図に文字数字で指定した四角（第５Ａ図のＢＤｌのように） は接続されるべき島を表わし、第５Ａ図、第５Ｂ図、第６Ａ図、第６Ｂ図。
第７Ａ図、第７Ｂ図に文字数字で示した円（第５Ａ図のＡＣＩのように）は接続 点ｔ−表わす。
ガイドとして第８図を見るとよくわかるように、ビンＢ（第５Ａ図）からビンＤ （第５Ａ回〕へのラインＢＤ（又は連続導電路ＷＭＩ）は接続点ＢＤＩ〜ＢＤ３ ０及びライン４３〜４７及び島を介して導電層ＬＩＰ２（第７Ｂ図）　、　Ｌｉ Ｆ２　（第７Ｂ図）　、　ＬＩＰＩ　（第７Ｂ図）　、　ＬｉＦ２　（第７Ｂ図 ）　、　ＬｉＦ２　（第７Ｂ図〕及びＬｉＦ２（第７Ａ図）を通るジグザグ導電 路を通り順次接続されるということが第７Ａ図、第７Ｂ図及び第５Ａ図、第５Ｂ 図から容易に知ることができる。同様にして、がイドとして第８図を見るとわか るように、ビンＡ（第５Ａ図）から−ンＣ（第５Ａ図）へのラインＡＣ（又は連 続導電路ＷＭ２）は島及び接続点ＡＣ１〜ＡＣ３９とライン５１〜６４を介して 導電層Ｌ２Ｐ６（第６Ａ図）　、　Ｌ２Ｐ４（第６Ｂ図）、Ｌ２Ｐ５（第６Ｂ図 ）。
Ｌ２Ｐ１（第６Ｂ図）、Ｉ、２Ｐ３（第６Ｂ図）及びＬ２Ｐ２（第６Ｂ図）を通 るジグザグ導通路を通して順次接続される。その上、網線ＷＭＩ、ＷＭ２のジグ ザグ路は各部品Ｐ１〜Ｐ６上に相補的に配置される。例えば、第４図において、 層Ｌ２Ｐ１の導電路部分は層ＬＩＰＩの導電路領域の間の場所に設けられ、層Ｌ ２Ｐ１の導電路領域の間の場所に層ＬＩＰＩの導電路部分が設けられる。
第９図は第２図の電子回路１９の詳細を表わした図である。電子回路１９はデー タ処理回路６７及び不法アクセス（テン／４）検知回路６９を含む。
このデータ処理回路６７は、例えば、電子支払システム、電子基金転送、データ 暗号化／解読、　ＰＩＮ　（個人識別番号）照合、データ送信／受信、アクセス 制御及ヒホーム・バンキングのような応用の希望するデータ処理動作を実行する のに使用することができるものである。データ処理回路６７は入力データ及びイ ンストラクションに応答して電子回路１９の動作を選択的に制御するプロセッサ ７１と、プロセッサ７１の動作を制御するタイミング及び制御回路７３と、ゾロ セッサ７１で実行するソフトウェアプログラムを記憶するプログラマブル読出専 用メモリ（ＦＲＯＭ）７５と、一時メモリー記憶を行うランダム・アクセス・メ モリー（ＲＡＭ　）　７７と、キー記憶キー（ＫＳＫ　）　（後述する）のよう な最高感応性な又は安全なデータを永久に記憶する揮発性又はリセッタブル６４ ビット・シフト・レジスタ・メモリー９７と、乱数発生器８１と、入力／出力（ Ｉｌｏ）ユニット８３とを含むものである。
データ、制御及びアドレス・パス８５．双方向Ｉ１０パス８７及びＩ１０ライン ８９．９１はプロセッサ７１゜タイミング及び制御回路７３　、　ＰＲＯＭ　７ ５　、　ＲＡＭ　７７及びＩ１０ユニット８３に接続され、データ処理回路６７ がそのデータ処理動作を実行できるようにする。データは双方向Ｉ１０バス８７ を介してプロセッサ７１に対して送受信し、Ｉ１０ライン８９．９１ｔ−介して Ｉ１０ユニット８３に及びから送受信する。Ｉ１０バス８７及びＩ１０ライン８ ９．９１（第９図）の右端は、例えば、他のデータ・プロセッサ（図に示してい ない）、主コンピユータ（図に示していない）及び−ン１３（第１図）を介して 周辺装置（キービードのような）（図に示していない）に選択的に接続され、デ ータ処理回路６７が予め選ばれた動作を実行できるようにする。
を子回路１９を動作するための電力はビン１３（第１図）の予め選ばれた１つに 接続された電源又は電池のような外部電源（図に示していない）からとるのが好 ましい。
ＦＲＯＭ　７５に記憶されているソフトウェアプログラムに含まれているイニシ ャライズ・サブルーチンは正当な人によりて制御される特別動作モードで実行さ れる。
好ましくは、このイニシャライズ・サブルーチンは、安全装置１１（第１図）が 完全に組立てられた後に１回だけ実行することができる。
更に、安全性を加えるために、揮発性メモリー７９は、例えば、６４ビツト・シ フト・レジスタ・メモリーのようなりセクタプル・メモリーであることが好まし いり イニシャライズ・サブルーチンの実行中、ゾロセッサ７１は乱数発生器８１にイ ニシャライズ信号を供給して、該発生器８１が典型的な６４ランダム・ビット群 としてメモリー７９に記憶されている乱数を発生できるようにする。この６４ラ ンダム・ビット群又はシーケンスはデータ処理回路６７に含まれている最高感知 性（モースト・センシティブ）又は安全なデータでおるＫＳＫ　（キー記憶キー ）である。次に、第１０図の作用ブロック図を用いて、センシティブＫＳＫデー タがいかに発生され、その後に挿入されるキー（Ｋ１ｆｆ５　）の負荷及び記憶 の際、及びすべてその後に行なわれる出力及び入力データの暗号化及び解読動作 の際、いかにデータ処理システム６７で利用されるかについて説明する。
イニシャライズＫＳＫ プロセッサ７１からのイニシャライズ信号に応答して、乱数発生器８１はランダ ム６４ピツ）　ＫＳＫを発生する。このＫＳＫは永久にリセッタプル・シフト・ レジスタ・メモリー７９に記憶される。この発明はこのＫＳＫを外部のアクセス から防止するものである。
キーの負荷 ＫＳＫが挿入された後、オイレータは６４ビツトのキー　（ＫＦ：ＹＳ　）をＲ ＡＭ　７７に記憶することができる。挿入される各キーは、例えば、ビ／１３（ 第１図）に接続されたキーデート（図に示していない）を使用してデータ処理回 路６７に挿入することができる、典型的には６４ビツトの未暗号化データ（以下 、ＫＥＹ、クリヤと呼ぶ）シーケンスである。各ＫＥＹ、クリヤは安全性を加え るために、排他的オア（ＥＸ−ＯＲ）ゲート９３で共にそれらｔ−ゲートするこ とにより　ＫＳＫで暗号化され、６４ビツト長のＫＥＹ　ＥＮＣＲ信号を発生す る。この暗号化された信号ＫＥＹ　ＥＮＣＲはＲＡＭ　７７に記憶される。
未暗号化出力データを暗号化するために、又は暗号化入力データを解読するため に、ＲＡＭ　７７から希望するＫＥＹｘＥＮＣＲ信号が引出され、公知の読出方 式によってリセッタブル・シフト・レジスタ７９からＫＳＫが引出される。ＫＥ Ｙ　′ＦＪＮＣＲ信号及びＫＳＫは共にＥＸ−ＯＲゲート９５でダートされて、 該当するＫＥＹｘクリヤ信号を回復する・ データ暗号化動作において、ＫＥＹ　クリヤ信号はデータ暗号化装置９７に接続 される。そこで、Ｉ１０バス８７．８９，９１の１つを介してデータ処理回路６ ７（第９図）に挿入された未暗号化データを暗号化する。
装置９７からの暗号化データはビン１３（第１図〕を介して安全装置１１（第１ 図）から出力される。
データ解読動作の際ビン１３（第１図）を介してデータ処理回路６７（第９図） に挿入された暗号化データはデータ解読装置９９に供給される。ＥＸ−ＯＲ／ｆ ”−ト９５からデータ解読装置９９に接続されたＫＥＹ　クリヤ信号はデータ解 読装置９９で使用されてデータ処理回路６７で使用できる未暗号化データを発生 する。
ｇＸ−ＯＲダート９３，９５．データ暗号化装置９７及びデータ解読装置９９は ハードウェアでも実現できるし、これらユニットで行う動作ｆｄ　ＰＲＯＭ　７ ５に含まれているソフトウェア・プログラム・サブルーチンの作用として実行す ることもできる。
第９図は例示のためであってこの発明の部分を構成しないＫＳＫを発生する上記 の説明を例示したものである。故に、ＫＳＫ発生に使用される他のいかなる適当 な実現方法を用いてもよい。しかし、重要なことは、リセッタブル・メモリー７ ９はＫＳＫを記憶し、メモリー７９の内容は変更できず（もし１回だけイニシャ ライズ・プログラムをランするよう安全装置１１がプログラムされたなら）、Ｋ ＳＫは安全装置１１から決して外界に出力されず、安全目的のため、メモリー７ ９のＫＳＫの内容に対する外部アクセスはいかなる手段によるものでも防げなけ ればならないということである。
テンツヤ検知回路６９は電子回路１９に含まれ、メモリー７９に記憶されている ＫＳＫにアクセスしようとしてセラミック・ハウジング１７ｆ：貫通する試みが 行われるような場合、リセッタプル・メモリー７９のＫＳＫを特に積極的に破壊 するようにする。そして、ＫＳＫが破壊されると、ＲＡＭ　７７に記憶されてい るデータのすべては無意味となり、使用不可になると思うべきである。リセッタ プル・メモリー７９に記憶されているＫＳＫに対するアクセスに使用することが でき、そのアクセスに対するテンツヤ検知回路６９の反応には２つの基本的方法 があシ、以下それを説明する。
ハウジング１７を破壊しようとする試みはハウジング１７をやぶるかドリルで穴 をあける方法がある。その試みに対して防御するためには、第８図の網線２（Ｗ Ｍ２）を電源ｖｃと感知回路１０１との間に接続し、第８図の網線１（ＷＭＩ） を接地のような基準電位と感知回路１０３との間に接続する。ＷＭＩとＷＭ２と は第１〜８図に示すように、ハ□ウジング１７の各部品Ｐ１〜Ｐ６の異なるレベ ル又は層にある異なる導通路である。
ＷＭＩ及びＷＭ２の両方又はどちらかに対する損傷をひきおこすようなハウジン グ１７の破損又はドリリングの試みは簡単に感知される。もし、ＷＭ２がそのよ うな試みによって破壊されるか、接地又はＷＭＩに短絡すると、感知回路１０１ は点１０５から”ロー”電圧信号を発生する。同様に、もしＷＭＩがそのような 試みによって破壊されるか、接地又はＷＭ２に短絡すると、感知回路が点１０５ から“ロー”電圧信号を発生する。
点１０５の６０−”電圧信号に応答して、“ロー”電圧検知器１０７はリセット 信号ＲＥＳＥＴを発生してリセッタプル・メモリー７９をリセットし、該メモリ ー７９のＫＳＫを積極的にクリヤ又は破壊する。
ハウジング１７をやぶる前にメモリー７９のＫＳＫ内メセメモリ−電力を落とす 前に、これらメモリー・セルが最初−９０℃以下に凍結されていると、メモリー のスタティックＣＭＯＳセルのデータを電力のない状態で（電圧又は電池電圧が ない）保持することができるということは知られている・ 故に、その場合、極超低温において上記のような不法なアクセスに対して安全装 置１１（第１図を保護するために、ナンバ検知回路６９に対して低温センサ１０ ９をつける必要がある。センサ１０９は点１０５にも接続される。センサ１０９ は、又ハウジング１７（第１図）内の温度が、例えば、−２５℃に落ちたときに 、点１０５に低電圧信号を発生するように実施することができる。このセンサ１ ０９から点１０５に供給された低電圧は、又低電圧検知器１０７からリセット信 号を発生させ、メモリー７９をリセットして、メモリー７９のＫＳＫ　′！ｆ− 積極的にクリヤ又は破壊する。
次に、第１１図でテンノｅ検知回路６９を詳細に説明する。ナンバ検知回路６９ は本質的に４つの部分から成る。第１の部分はＷＭ２及び感知回路１０１から成 り、第２の部分はＷＭＩ及び感知回路１０３から成り、第３の部分は低温センサ １０９を含み、第１．第２及び第３の部分すべては点１０５で共通の出力に接続 され、そこから低電圧検知器１０７を含む第４の部分に接続される。従って、第 １．第２及び第３の部分のいずれかがメモリー７９（第９図）のＫＳＫに対する アクセスの試みを検知すると、点１０５に６０−”出力が発生する。前述のよう に、そのような点１０５における帆ロー＃（又は低）出力は低電圧検知器１０７ を働かせてメモリー７９を積極的にリセットし、そこに記憶されているＫＳＫを 破壊する。
第１の部分でＷＭ２のビンＣは感知回路１０１に接続される。°′ハイ“又は正 電圧ｖｃはＷＭ２のビンＡに、及び感知回路１０１の各カスケード・インバータ １１１゜１１３に供給される。この説明のために、ｖｃ　＝＋　４．５Ｖと仮定 する。１メがオーム（ＩＭΩ）抵抗１１５はＷＭ２のビンＣと接地のような低基 準電位との間に接続される。ビンＣはインバータ１１１の入力にも接続される。
インノぐビグ１１３の出力は１２０にΩ抵抗１１７を通して点１０５に供給され る。
ＷＭ２が破損されないとき（破壊されないか接地又はＷＭＩに短絡されない）は 、インバータ１１１への入力は“ハイ”であり、インバータ１１１の出力は６０ −”であり、インバータ１１３の出力は６ハイ”である。
第２の部分において、ＷＭＩのビンＤは感知回路１０３に接続され、ＷＭＩのビ ンＢは低基準電位か接地に接続される。１メガオーム抵抗１１９はＷＭＩのビン Ｄ１とｖｃとの間に接続される。電源電圧Ｖ。はカスケード・インバータ１２１ ，１２３，１２５にも供給される。
ビンＤはインバータ１２１の入力にも接続され、その出力はインバータ１２３の 入力に接続される。インバータ１２３の出力はインバータ１２５の入力に接続さ れる。インバータ１２５の出力は１２０にΩ抵抗１２７を通して点１０５に供給 される。３０にΩ抵抗１２９は点１０５と接地との間に接続されて、感知回路１ ０１゜１０３及び低温センサ１０９（後述する〕の共通出力を発生する。
ＷＭＩが破損されないとき（破壊されないかｖｃ又はＷＭ２に短絡しない）は、 インバータ１２１の入力は豹ハイ”であシ、インバータ１２３の出力は６０−” であり、インバータ１２５の出力は６ハイ“である。
第３の部分は低温感知器１０９（第９図）を含む。
低温感知器１０９はｖｃと接地との間に夫々接続されている直列接続抵抗１３３ ，１３４と、ｖｃと接地との間に夫々接続されている直列接続抵抗１３５，１３ ６とを含む負性抵抗係数（ＮＴＣ）ブリッジ回路１３１と、抵抗１３３．１３４ のジャンクションに接続されているその非反転入力（＋）と抵抗１３５，１３６ のジャンクションに接続されているその反転入力（−）とを有する演算増幅器１ ３７と、演算増幅器１３７の出力を反転するインバータ１３９と、インバータ１ ３９と点１０５との間に接続されているダイオードとから成る。
抵抗］、　３３　、１３６は８００にΩ抵抗でよく、抵抗１３４．１３５は負性 温度特性（ＮＴＣ）を有する６８にΩ抵抗でよい。このような実施例において、 ブリッジ回路１３１はハウジング１７内の温度が約−２５℃に達するまでバラン スしない。ブリッジ回路１３１がバランスしないと、演算増幅器１３７は６０− ”出力を発生してインバータ１３９で反転され、ダイオード１４１をパックバイ アスにするということが容易にわかる。故に、ハウジング１７（第１図）内部の 温度が約−２５℃になると、低温センサ１０９はパックバイアスのダイオード１ ４１によりて点１０５から有効に遮断される。
第４の部分は、点１０５に接続され抵抗１２９間の電位が、例えば、＋１．１５ Ｖ（Ｖｃ＝＋４．５Ｖの場合）の予め選ばれた閾値電圧以下のときにリセット信 号を発生する低電圧検知器１０７と、点１０５と接地との間に接続され抵抗１２ ９の両端の電位が＋１．１５Ｖ以下に落ちたときに検知器１０７からリセット信 号を発生しうるに十分な時間、検知器１０７に対する入力電圧（抵抗１２９の両 端に発生した電圧）を維持するキヤ・やシタ１４５とを含む。低電圧検知器１０ ７は、抵抗１２９の両端の電圧が＋１．１５Ｖの内部基準電位以下に落ちたとき に“ロー”出力を発生する電圧比較器でよい。
次に、各種の状態を説明する。
凍結及び（又は）リセッタプル・メモリー７９（第９図）のＫＳＫに対するアク セスのためにハウジング１７を貫通するような試みが行われなかりた場合、ハウ ジング】７（第１図）内の温度は十分に高く、低温センサ１０９をトリガせず、 両ＷＭＩ、ＷＭ２は破壊されない。その結果、インバータ１１３，１２５の出力 は両方共“ハイ”である。故に、抵抗１２９間の電圧（約１５ｖ）は低電圧検知 器１０７の１．１５Ｖ閾値の上にちる。従って、低電圧検知器１０７はリセット 信号を発生しない。
ＷＭ２が破損されるか接地又はＷＭＩに短絡された場合、ビンＣは゛ロー＃（低 ）電位になり、インバータ１１１の入力を”ロー″にする。この６０−”入力は インバータ１１１で“ハイ”信号に反転する。インバータ１１１からの６ハイ” 信号（＋４．５ｖ）はインバータ１１３で反転されて°゛ロー信号（Ｏｖ）にな る。
このとき、ＷＭＩが破壊されていないと仮定すると、インバータ１２５は６ハイ ”出力（＋４．５Ｖ）を発生する。その結果、抵抗１１７，１２７，１２９から 成る分圧器は点１０５を約＋０．９Ｖに降下させる。０．９Ｖは低電圧検知器１ ０７の＋１．１５Ｖ閾値以下であるから、低電圧検知器１０７はリセ２）信号を 発生して、メモリー７９（第９図）を積極的にリセットする。
ハウジング１７に人士」れた貫通がＷＭＩを破壊する土工Ａ」シ二至二二Ｘａ薦 り」」１鯰り包棗魚ＷＭＩが破損されるか又はｖｃかＷＭ２に短絡すると、ビン Ｄは”ハイ”（＋４．５Ｖ）になる。この“ハイ”信号はインバータ１２１で反 転される。インバータ１２１からの６０−”信号（Ｏｖ）はインバータ１２３で 反転される。インバータ１２３からの“ハイ”信号はインバータ１２５で反転さ れる。ＷＭ２がこのとき破壊されていないと仮定すると、インバータ１１３は゛ ハイ”出力（＋４．５Ｖ）を発生する。その結果、抵抗１１７　、１２７　、１ ．２９から成る分圧器は点１０５の電圧を杓子０，９■に落とす。これは低電圧 検知器１０７からリセット信号を発生させてメモリー７９（第９図）をリセット する。
もし、両ＷＭＩ　、ＷＭ２が破壊されると、インバータ１１３．１２５は両方共 ゛ロー”となり、キャパシタ１４５のチャージをｏｖの方に落とすように作用す る。
しかし、キャパシタ１４５の両端の電圧が＋１．１５Ｖ以下に落ちると、低電圧 検知器１０７はリセット信号を■ｏが＋３．５Ｖ以下に落ちると、キャ／ぐシタ １４５の両端の電圧は＋１．１５Ｖ以下に落ちる。これも低電圧検知器１０７か らリセット信号を発生させる。
ハウジング１７の温度が一２５℃以下に落ちた場合ハウジング内の温度が一２５ ℃以下に落ちると、低温センサ１０９のブリッジ回路１３１はバランスするか、 反対方向ではバランスしないかのどちらかになる。
どちらの場合でも、演算増幅器１３７は”ハイ”出力を発生し、それはインバー タ１３９で反転される。インバータ１３９からの６０−“出力（ＯＶ）はダイオ ード１４１を前方向バイアスにして、点１０５をｏｖ。
方に落とす。これはキャパシタ１４５のチャー−）を０ボルトの方に落とす。し かし、キャノクシタ１４５の両端の電圧が＋１．１５Ｖ以下に落ちるとすぐ、低 電圧発生器１０７はリセット信号を発生してメモリー７９をクリヤする。
この発明はセンシティブなデータの安全な記憶のための安全装置１１を提供する 。それは化学的攻撃、物理的攻撃、極超低温における不法アクセス（ナンバ）等 に対して装置１１を有効に保護することができる。
セラミックは溶解しないので、セラミック・ハウジングは化学薬品では貫通する ことができない。切断又は穿孔などによる物理的攻撃はセラミック・ハウジング １７を割り又は破壊することになり、２つの導電路ＷＭＩ、ＷＭ２のうちの少く とも１つを破壊し又は破損するであろう。これはナンバ検知回路６９がリセッタ プル・メモリー７９ｔ−積極的にリセットしてそのセンシティブな記憶データを 破壊して不法なアクセスからそれを保護する。同様に、極超低温における安全装 置１１に対する不法アクセスの試みはテン・ぐ検知回路６９にメモリー７９を積 極的にリセットさせて、不法なアクセスから保護する。
図面の簡単な説明 次に、下記添付図面を参照してその例によシ、この発明の一実施例を説明する。
第１図は、この発明を組込んだ装置又はユニットを例示した図である。
第２図は、第１図の装置のハウジングの各部品の分解斜視図である。
第３Ａ、３Ａ１，３Ｂ、３Ｂ１．３Ｂ２，３Ｃ。
３Ｃ１，３Ｃ２、及び３Ｂ図は、２つの絶縁層によって分離された３つの導体層 がいかにセラミック基板に選択的に付着され、共に接続されて第２図の部品Ｐ１ 〜Ｐ６の１つを形成するようにしたかを例示した図である。
第４図は、第１図のハウジング１７の部分断面図でおる。
第５Ａ図及び第５Ｂ図は、共に第２図に示した各部品の導電層３の島及び導電路 を示す図である。
第６Ａ図及び第６Ｂ図は、共に第２図に示した各部品の導体層２の導体路を示す 図である。
第７Ａ図及び第７Ｂ図は、共に第２図に示した各部品の導体層１の導体路を示す 図である。
第８図は、ＷＭＩと指定した第１の導電路を形成するために第５Ａ図及び第５Ｂ 図の予め選ばれた接続及び島によシ第７Ａ図及び第７Ｂ図の導電路の接続を示し 、同じ＜ＷＭ２と指定した第２の導電路を形成するために第５Ａ図及び第５Ｂ図 の予め選ばれた接続及び島により第６Ａ図及び第６Ｂ図の導電路の接続を示した 図である・ 第９図は、第１図の装膜内に含まれた電気回路のブロック配線図である。
第１０図は、キー記憶キー（ＫＳＫ　）がいかに作成され、ＫＳＫがいかにＫＥ ＹＳを負荷し、データの暗号化及び解読に利用されるかを例示した作用ゾロツク 図である。
第１１図は、第９図の不法アクセス検知回路のブロック配線図である。
Ｆ＋Ｇ、３８　ＦＩＧ、３８Ｉ　ＦＩＧ、３８２ＦＩＧ、３ＣＦＩＧ、３ＣＩ　 ＦＩＧ、３Ｃ２ＦＩＧ、　６Ａ ＦＩＧ、　６Ｂ ＦＩＧ、　７Ｂ ＦＩＧ、　９ ＦＩＧ、ｔ。
ユヨヱと１コとユ鉄二ｎ 国際調査報告

Claims (8)

    【特許請求の範囲】
  1. １．センシティブ・データを記憶するメモリー手段′（７９）を含む閉じられた ハウジング（１７）を含み、前記ハウジング（１７）は導電路手段（ＷＭ１，Ｗ Ｍ２）を有し、その遮断は前記ハウジング（１７）を貫通する試みで行われ、前 記メモリー手段（７９）の内容の消去を生じさせるようにしたセンシティブ記憶 データを保護する安全装置であって、前記導電路手段は第１（ＷＭ１）及び第２ （ＷＭ２）の導電路を含み、前記ハウジング（１７）は前記第１及び第２の導電 路（ＷＭ１，ＷＭ２）に接続されたテンパ検知回路（６９）を含み、前記テンパ 検知回路（６９）はリセット信号発生手段（１０７）を含み、前記第１及び第２ の導電路（ＷＭ１，ＷＭ２）のどちらかの遮断が前記リセット信号発生手段（１ ０７）からリセット信号を発生させて前記メモリー手段（７９）の内容を消去す るようにした安全装置。
  2. ２．前記第１及び第２の導電路（ＷＭ１，ＷＭ２）は夫々第１及び第２の重ね合 わされた層（Ｌ１，Ｌ２）に配置された請求の範囲１項記載の安全装置。
  3. ３．前記ハウジングは共に接続された複数の個々の部分（Ｐ１〜Ｐ６）を含み、 前記部分（Ｐ１〜Ｐ６）の各々は第１の導電路部（例えば、ＬｌＰ１）と前記第 １の導電路部（例えば、ＬｌＰ１）上の絶縁層と前記絶縁層上の第２の導電路部 （例えば、Ｌ２Ｐ１）とを有する基板を含み、前記第１の導電路（ＷＭ１）は直 列接続の導電路部（例えば、ＬｌＰ１）を含み、前記第２の導電路（ＷＭ２）は 直列接続の前記第２の導電路部（例えば、Ｌ２Ｐ１）を含む請求の範囲２項記載 の安全装置。
  4. ４．前記第１及び第２の導電路部（例えば、ＬｌＰ１、Ｌ２Ｐ１）は前記個々の 部分（例えば、Ｐ１）の各々の相補的な巻線路に配置された請求の範囲３項記載 の安全装置
  5. ５．前記第１の導電路（ＷＭ１）は該導電路（ＷＭ１）の遮断に応答して第１の 感知信号を発生する第１の感知回路（１０３）に接続され、前記第２の導電路（ ＷＭ２）は該導電路（ＷＭ２）の遮断に応答して第２の感知信号を発生する第２ の感知回路（１０１）に接続され、前記第１及び第２の感知回路（１０３，１０ １）は前記第１又は第２の感知信号の供給に応答して前記リセット信号を発生す る前記リセット信号発生手段（１０７）に接続された請求の範囲４項記載の安全 装置。
  6. ６．前記テンパ検知回路（６９）は前記リセット信号発生手段（１０７）に接続 された温度感知手段（１０９）を含み、前記ハウジング（１７）内の温度が所定 のレベル以下に下ったことに応答して第３の感知信号を発生し、前記リセット信 号発生手段（１０７）は前記第３の感知信号の供給に応答して前記リセット信号 を発生する請求の範囲５項記載の安全装置。
  7. ７．前記温度感知手段（１０９）は前記ハウジング（１７）内の温度が前記所定 のレベル又はそれ以上のときに第１の動作状態を有し前記ハウジング（１７）内 の温度が前記所定のレベルより下のときに第２の動作状態を有する温度感知ブリ ッジ回路（１３１）を含含み、前記増幅手段（１０９）は前記温度感知ブリッジ 回路（１３１）に接続され前記第２の動作状態に応答して前記第３の感知信号を 発生するようにした請求の範囲６項記載の安全装置。
  8. ８．前記メモリー手段はリセッタブル・シフト・レジスタ・メモリー（７９）を 含む請求の範囲１項，２項，３項，４項，５項，６項又は７項記載の安全装置。
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