JPS6249782B2

JPS6249782B2 -

Info

Publication number: JPS6249782B2
Application number: JP57015815A
Authority: JP
Inventors: Yoshito Desaki; Yasukazu Nishino
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-02-02
Filing date: 1982-02-02
Publication date: 1987-10-21
Also published as: JPS58133077A

Description

【発明の詳細な説明】本発明は横走査して得られたシリアル信号をパ
ラレル信号に変換したパターン信号を縦走査した
パラレルのパターン信号に変換する画信号変換方
法に関し、文書等のデイスプレイにおいて縦書文
書の表示に便宜を図る方式を提供するものであ
る。

従来フアクシミリ等では文書を伝送し受信側で
紙に記録する為に縦横変換を行う必要はなかつ
た。しかしながら近年の電子技術の発展によりオ
フイスの文書を大容量の記憶装置に記憶し、コン
ピユータ管理を行い必要時にデイスプレイ装置に
映し出す様な事が行われ始めた。日本語は英語等
とは異なり縦書もあれば横書もありデイスプレイ
装置に映した場合首を横に向けて見るか、もしく
はデイスプレイ装置自体を90度回転しなければな
らない場合が生じる。

そこで本発明はこの様な従来の欠点を解消すべ
く純電子的にこの横縦変換を行う方法を提供する
事を目的とする。以下本発明を詳細に説明する。

第１図はデイスプレイ装置に映し出された様子
を示す。１，２ともにデイスプレイ装置の画面を
表し、１は横走査して表示された縦書の文書であ
り、２は横縦変換して正常の向きに直した画面で
ある。本発明は第１図に示した変換が容易に出来
る方法を提供するものである。

第２図はシステムの概略を示す図である。１０
は文字や図形の文書原稿であり、１１は原稿１０
を読み取る為の光学系を表している。１２は光電
気変換の為のセンサ及びその附属回路を表してい
る。１３はメモリである。１４は陰極線管等のデ
イスプレイ装置をあらわす。一般に文書をデイス
プレイ装置に表す場合はテレビカメラ並の解像度
では足りなくて、例えばA4サイズの文書で言え
ば8dot／mmの解像度で横走査1728ドツト必要であ
り縦方向には約2300ライン必要である為に容量と
して約4Mビツト程度となる。従つて文書の読取
りにはカメラは使用せずに一次元のラインセンサ
を使用するのが普通である。この様にラインセン
サで読取りを行う場合は縦方向は原稿を機械的に
一定速度で送る方法が採られる。従つてレンズと
ラインセンサは固定されていてセンサ駆動回路で
ライン単位のパターン信号を得る事が出来る。第
２図に示す光学系１１、センサ１２は上記の事を
含み代表的に表している。センサ及びその附属回
路１２から得られたパターン信号はメモリ１３に
入り記憶蓄積される。必要時にメモリ１３から読
み出しデイスプレイ装置１４に映し出して文書を
読み、更に必要であればハードコピー装置（図示
せず）で印刷文書を得る事ができる。

第３図は走査方法を示す図で、２０は文書の一
頁を表す。図に示した矢印の内、右向矢印は横走
査方向を示し、下向矢印は縦走査ライン方向を示
している。今、便宜上横走査を1024ドツト、縦走
査ラインを1024と考えて説明を行う。従つて対象
とする文書では1024×1024で約1.485Mビツトと
なる。

第４図ａはセンサからの出力信号の内第Ｋ番目
の走査ラインを拡大した図である。（Ｋは1024ま
での任意の整数を示す）図で２１は信号を示し１
走査は1024ドツトで成り立つている。図中の数字
はそのドツト番号を示している。一頁を表す為に
は図に示す走査信号が1024本必要となる。

第４図ｂはａに示した第Ｋ走査ラインのライン
単位の信号を８ビツト単位のパラレル信号に変換
した図を示す。図中２２，２３，２４はそれぞれ
８ビツト単位（バイト単位とも言う）の信号であ
り、２２は１から８ビツトまでを含むバイトであ
り、２３は９から16ビツトまでを含むバイトであ
る。２４はｉビツト目を含むバイトを示す。これ
らにさらに１から８までの番号を順番に付ける。
即ち、１番目のバイト２２は１、２番目のバイト
２３は２、３番目のバイトは３と付け、８バイト
目は８、９番目のバイトは元に戻り１を付ける。
以下順次この様に番号を割り当て128バイト目ま
で行う。一般的に言うと、第Ｋ走査ラインｉ番目
の信号を含むバイトは〔（ｉ−１）／８〕＋１の数
字を付ける。ここで、ｉはパターン信号中の第Ｋ
走査ラインに含まれる第ｉ番目の画信号を示し、
また信号〔・〕は〔と、〕で囲まれた数値を越え
ない最大の整数をあらわす記号で、一般にガウス
記号と呼ばれている。／は割算を示す記号であ
る。即ち、Ｋライン目の1024ビツトの信号は、８
ビツト単位の信号で128回必要であり、この128を
更に８回に分ける事になる。なお、第４図ｂの下
に示したアルフアベツトＡ、Ｂ、Ｃ、Ｄ、Ｅ、
Ｆ、Ｇ、Ｈは、それぞれのバイト内のビツト順を
示している。

第５図に本発明の方法により記憶された記憶パ
ターンを示す図を掲げる。第５図に於て一つの枅
目は一つの記憶素子を表しており、ここでは１ビ
ツト×16Kワードの容量を持つ記憶素子を想定し
ている。枠外にあるアルフアベツト及び左縦の数
字はそれぞれの記憶素子を表す記号を示し、枠外
の右縦に示す数字は記憶されるべきライン番号を
表している。また枡目の中に書かれた数字は記憶
されるべき走査内のビツト番号を表している。図
に示す様に、記憶素子は８×８のマトリツクス状
に配置されている。これは８ビツトパラレル信号
で入出力出来る為の構成にしている。第５図を使
用して記憶方法の説明を行う。第４図に示したラ
イン単位の1024ビツトは８ビツトのパラレル信号
に変換されて記憶素子に導かれる。即ち1024÷８
＝128回のパラレル信号で１ライン分の信号が表
される。第５図において入力の８本の信号はそれ
ぞれバイト内のビツトＡ、Ｂ、Ｃ、Ｄ………Ｈに
対応して入力される。第１走査ラインの最初の８
ビツトは１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，
１Ｇ，１Ｈの記憶素子の１番目のアドレス番地に
記憶され、次の８ビツトは同じ１Ａ，１Ｂ………
１Ｈの２番目のアドレス番地に記憶される。この
様にして128回繰り返して１Ａ，１Ｂ，１Ｃ，１
Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈの記憶素子に128番
地のアドレスまで記憶して第１走査ラインが終
る。第２走査ラインでは同じ操作を２Ａ，２Ｂ，
２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈに就いて行
いそれぞれの記憶素子に128番地のアドレスまで
記憶して第２走査ラインの記憶が終る。以下順次
ライン毎に横列の記憶素子列を替えてゆき、第８
走査ラインでは８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ，
８Ｆ，８Ｇ，８Ｈの記憶素子に記憶される。第９
走査ラインでは元に戻り１Ａ，１Ｂ，１Ｃ，１
Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈの129番地のアドレ
スから記憶を始め256番地まで記憶する。同様に
して順次記憶する事により第16走査ラインでは８
Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ，８Ｆ，８Ｇ，８Ｈ
に記憶を行う。次の第17から第24走査ラインの８
走査では各素子の257番地から384番地まで記憶さ
れ、第25から第32走査ラインでは512番地まで、
第33から第40走査ラインでは640番地まで、……
…と繰り返して第1024走査ラインでは16384番地
まで一杯に記憶して一頁の記憶を終了する。この
結果、第一横列即ち１Ａ，１Ｂ，１Ｃ，１Ｄ，１
Ｅ，１Ｆ，１Ｇ，１Ｈには第１、９、17………８
（ｉ−１）＋１………1017走査ラインの信号が、第
二横列、２Ａ，２Ｂ，２Ｃ………２Ｈには第２、
10、18………８（ｉ−１）＋２………1018走査ラ
インの信号が、第三横列には第３、11、19………
８（ｉ−１）＋３………1019走査ラインの信号
が、記憶され、同様に第八横列には第８、16、24
………8i………1024走査ラインの信号が記憶され
る。そして縦列Ａの付く記憶素子には各走査ライ
ン内の１、９、17………８（ｉ−１）＋１………
1017ビツト目の信号（128ケ）が、縦列Ｂの付く
記憶素子には各走査ライン内の２、10、18………
８（ｉ−１）＋２………1018ビツト目の信号（128
ケ）が、縦列Ｃの付く記憶素子には各走査ライン
内の３、11、19………８（ｉ−１）＋３………
1019ビツト目の信号が記憶され、以下Ｄ列、Ｅ
列、Ｆ列、Ｇ列、Ｈ列同様に記憶される事にな
る。

第６図に一つの記憶素子内の記憶パターンを示
す図を掲げる。第６図における記憶素子は第５図
に示した64ケの素子の内の一つを示し、第Ｋ走査
ラインのｉビツト目の画信号が記憶される記憶素
子を表している。図において、枠内にタテ128×
ヨコ128のマトリツクス状に配置された記憶ビツ
トがあり、これをａで表し添字は１から128まで
つける。枠内の横一列に並んだａは同一ラインに
属する画信号であつてそのライン番号は右枠外に
示す数式で表される番号で示される。また、ａは
枠外下に示した数式で表す数値のビツト番号（１
から1024までの番号）の画信号が記憶される事を
意味している。枠外上及び枠外左に示す数値及び
数式はこの記憶素子の記憶アドレス番地を示す数
値であり、例えば、枠内最上列ａ１は１番地、ａ
５は５番地、ａ１２８は128番地に記憶され、枠
内最下列ａ１は16257番地、ａ５は16261番地に記
憶される事を示している。図中のＸ及びＹはこの
記憶素子が第５図のどの記憶素子であるのかを示
す記号でその数値はそれぞれの後に（・）で示し
た数式であらわされる数値で示す。但しＸについ
てはｊの添字付で表現しているので（・）にはｊ
を表す数式を示し、Xjが何を表しているのかは
枠外下に第５図との対照が分るように示した。

さて、第Ｋ走査ラインのｉビツト目がどこに記
憶されるのかを考えてみる。第５図の説明で分る
ように、まづＫライン目が８×８の記憶素子のど
の段に記憶されるのかを調べる。これは第５図枠
外右に示したライン番号が枠外左の大きな数字の
段のどの段に属するのかを調べる事であつて、数
式ではｋ−８×〔（ｋ−１）／８〕となりこの数値
によりどの段かがわかる。次にｉ番目のｉからｉ
番目の画信号を含むバイト単位の中でのビツト順
番を知る事ができる。ビツト順番がわかれば第６
図枠外下にしめた対照により、第５図のＡ、Ｂ、
………Ｈのどの列に属するのかがわかる。

次に読み出し方法について説明を行う。

縦横変換は第３図に示した様に今まで走査ライ
ンと表現していたものを90度回転して考える事に
相当する。即ち第３図の点線上向き矢印を走査方
向とし、点線右向き矢印をライン方向と考える。
第７図に縦走査した場合に必要な信号順序を示す
図を掲げる。図に於て、１００はバイト単位のパ
ラレル信号を示しており、時系列的に左から順番
に表している。バイト単位の信号１００はビツト
毎に上から順に８ビツトを表している。各ビツト
毎にそれぞれ〇付数字と、〇無し数字を付してい
る。〇付数字は横走査で読んだパターン信号の走
査ライン内のビツト番号を表し、〇無し数字はラ
イン番号を示している。第３図に示した様に読み
出しの開始点は左下であるから、第７図における
最初のパラレル信号は1024ライン目から1017ライ
ン目の１ビツト目ばかりが必要となる。次のバイ
トでは1016ライン目から1009ライン目の１ビツト
目、その次のバイトでは1008から1001ライン目の
１ビツト目、と順次１ビツト目ばかりを読んで
128バイト目では８から１ライン目の１ビツト目
となつて128バイト×８＝1024ビツトの縦走査し
た１ライン目が完成する。次の縦走査ラインでは
１ライン目と同様に横走査1024ライン目か１ライ
ン目までの２ビツト目ばかりを８ビツトのバイト
単位で128バイトが必要となり、以下順次同様
に、縦走査３ライン目では各横走査ラインの３ビ
ツト目、４ライン目では４ビツト目、と進み最後
は1024ライン目の1024ビツト目で一頁が終了す
る。以上のように、縦走査した信号を横走査した
信号に変換する事は可能で、以下第５図に示した
記憶パターンから第７図に示した信号を作成する
事により本発明の目的が達成される。

第５図を使用して読み出し方法について説明を
行う。先に説明した様に最初に必要な画信号は
1024ライン目から1017ライン目の１ビツト目であ
る。これらの８ビツトは第５図Ａ記号を持つ縦列
の８ケの記憶素子のそれぞれの16257番地のアド
レスに格納されている。従つてこれらの信号を読
み出すには記憶時とは異なつた方向で動作させね
ばならない。即ち、縦方向にＡ列の８ケ、Ｂ列の
８ケ、以下Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ列の８ケをそ
れぞれ同時に読み出しができるように変更した後
にＡ列の記憶素子に同時にアドレス16257を与え
ると８段目の記憶素子の出力には横走査時に1024
ライン目の１ビツト目が表れる。７段目には1023
ライン目の１ビツト目、６段目には1022ライン目
の１ビツト目、以下順に１段目には1017ライン目
の１ビツト目が同時に出力される。これで最初の
１バイトが終り、次のバイトはアドレスを前のア
ドレスから128減らした16128を与える事により横
走査1016から1009ライン目の１ビツト目が８ビツ
ト同時に得られ縦走査の２バイト目が終了し、以
下同様にアドレス番地を順次128ずつ減らして128
回与える事により縦走査１ライン分が終了する。
２ライン目はＢ列について同様に行う事により、
３ライン目はＣ列について、以下順次同様に行
い、Ｈ列まで行う事により８ライン目までおわ
る。次の８ラインについては各列の最初に与える
アドレス番地を１増加して16528に設定し、以下
同様に行う事により縦走査９から16ラインまでお
わる。同様に８ライン毎に列の最初に設定するア
ドレス番地を１増加していき、最終は16384を設
定しＨ列を終了して一頁の縦横変換を終了する。

以下本発明の実施例について説明する。

第８図は本発明の実施例を示す図である。第８
図のａ図はメモリーボードを示す図であり、ｂ図
及びｃ図はａ図の簡略記号についての説明図であ
る。ａ図において、記号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈは記憶すべき信号のバイト単位入力端
子であり、第５図における信号Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈに対応している。第８図ａ図にお
ける数字０，１，２，３，４，５，６，７、はバ
イト単位の読み出し出力端子である。ｂ図にはａ
図で簡略表記している記憶素子の説明図を示して
いる。ｂ図で５４は記憶素子を表し、５０は記憶
素子の入力端子である。５１は記憶素子の読み出
し出力端子であり、５５は記憶素子のアドレス番
地入力端子、５２は記憶素子の読み出し・書込み
動作の為のコントロール信号入力端子を示す。ａ
図においてｂ図に示した記憶素子５４を８×８の
マトリツクス状に配列し、それぞれに入力及び出
力の記号をあてはめて、０Ａ，０Ｂ，０Ｃ，０
Ｄ，０Ｅ，０Ｆ，０Ｇ，０Ｈ………２Ｈのように
記憶素子に名前をつける。入力端子ＡはＡ列即ち
０Ａ，１Ａ，２Ａ，３Ａ，４Ａ，５Ａ，６Ａ，７
Ａ、のそれぞれの記憶素子の入力端子５０を接続
し、入力端子ＢはＢ列の記憶素子の入力端子５０
を接続し、以下同様に入力端子Ｈまで接続してパ
ラレル入力端子Ａ，Ｂ，Ｃ，Ｄ，Ｆ，Ｇ，Ｈを得
る。出力端子０は０列に属する記憶素子の出力端
子５１即ち０Ａ，０Ｂ，０Ｃ，０Ｄ，０Ｅ，０
Ｆ，０Ｇ，０Ｈを接続している。同様に出力端子
１は１列に属する出力端子５１を接続し、出力端
子３は３列、出力端子４は４列、以下同様に出力
端子７は７列に属する出力端子５１を接続する。
５７はメモリーボードのアドレス入力端子であ
り、ａ図における記憶素子64ケの総てに入力さ
れ、これをまとめてアドレス入力５７としてあ
る。５８はコントロール入力端子であつて、記憶
素子に記憶又は読み出しを指令する信号、及び縦
もしくは横列の８ケずつを動作させるための列切
替信号が含まれている。横縦列の切替についても
う少し説明を加える。ａ図中コントロール入力線
の縦列と横列との交点をマルで囲んでいるがこの
囲んだ部分の説明図をｃ図に示す。ｃ図において
５３は切替器を示し、この切替器は記憶指令信号
により切替の動作がおこなわれる。つまり、記憶
時には横列毎に８ケずつ動作させるべくｘ側に切
替し、読み出し時には縦列毎に８ケずつの動作の
ためにｙ側に切替られる。

第９図、第１０図に第８図のメモリーボードの
記憶素子に与えるアドレス番地を作成するカウン
ターのブロツク図を示し、第９図は記憶時、第１
０図は読み出し時の状態を示す。まず記憶時につ
いて第９図を使用して説明する。第９図におい
て、２０１は７ビツトカウンター、２０２は３ビ
ツトカウンター、２０３は７ビツトカウンターを
示す。２０４は記憶素子に与えるアドレス番地を
示す14ビツトの出力、２０５は横又は縦列８ケの
切替信号とする３ビツト出力を表す。２００はカ
ウンターのクロツク入力端子でこの場合バイト単
位のクロツクが入力される。図中の表はそれぞれ
のカウンター値を表示した表で最終的に記憶素子
のアドレス番地（10進数）で分る様にしてある。
動作はバイト単位のクロツクにより、７ビツトカ
ウンター２０１は０から127までカウントアツプ
し、127から０にもどるたびに次の３ビツトカウ
ンター２０２が０から７までカウントアツプし、
さらにこの３ビツトカウンター２０２が７から０
にもどるたびに次の７ビツトカウンター２０３が
カウントアツプする。７ビツトカウンター２０３
も０から127までの128を数える。第９図、第１０
図の説明にはカウンターの都合上アドレスを０か
ら始めているが、今までの説明でのアドレス番地
の表現から１を減じて考えても何等不合理はない
のでここでは０からの説明を行う。上記のように
バイト単位のクロツクによりそれぞれのカウンタ
ーは順次カウントアツプしてゆくが、これらのカ
ウンターの出力は17本あり、記憶素子として16K
ビツトの容量を考えているので記憶素子には14本
必要であり、残り３本は８ケの切替信号として使
用できる。つまり、２ケの７ビツトカウンターの
出力の合計14本を記憶素子へ与え、３ビツトカウ
ンターの出力３本を切替信号として使用する。そ
して、２ケの７ビツトカウンターのそれぞれの出
力線７本を14本のアドレス信号として使用する場
合に７ビツトカウンター２０１の出力７本を下位
の７ビツトとし、７ビツトカウンター２０３の出
力７本を上位の７本とする。実際のアドレス番地
番号は10進数で表すと、（上位７ビツトの値）×
128＋（下位７ビツト）となる。第９図の表にはこ
の上位及び下位と切替信号との関連を示してい
る。第８図と第９図とを参照して記憶時の動作を
説明する。

記憶に当り、メモリーボードは記憶動作に入る
ためにコントロール入力５８に含まれている記憶
指令を受け、第８図のメモリーボードは記憶動作
に入るべく第８図ｃ図に示す切替器５３はｘ側に
切替られる。即ち、第８図ａ図に示すそれぞれの
記憶素子は横列動作が可能な状態になる。横列の
どの列を記憶可能状態にするのかは、第９図の列
切替信号２０５が第８図ａ図のコントロール入力
５８に含まれているのでこの切替信号２０５によ
り決定される。第９図でのアドレス番地出力２０
４は第８図のアドレス入力５７として入力され、
６４ケの各記憶素子に同時に与えられている。こ
の状態で記憶すべき最初の８ビツトのパラレル信
号（第１走査ラインの第１から８ビツト目）が入
力されたと仮定する。この時、第９図の各カウン
ターの数値は第９図表の最上段に示すように列切
替信号２０５が０、アドレス番地出力２０４が０
であるから第８図ａ図の０列が選択され０列のみ
が記憶可能となり、この時アドレス番地出力２０
４が０であるから、０列の記憶素子０Ａ，０Ｂ，
０Ｃ，０Ｄ，０Ｅ，０Ｆ，０Ｇ，０Ｈのアドレス
０番地（第５図ではアドレス１番地）に与えられ
た８ビツトが各々記憶される。次のバイトでは第
９図のアドレス番地出力２０４が１で、列切替信
号２０５が０であるから同じく、０列の記憶素子
のアドレス１番地に記憶される。以下同様にして
128バイト目まで（アドレス番地では127番地ま
で）記憶して第１走査ラインの記憶が終了する。
同様に第２走査ラインの最初のバイト（129バイ
ト目）では列切替信号２０５が１となるので第８
図ａ図１列の記憶素子が選択され、１Ａ，１Ｂ，
１Ｃ，１Ｄ，………１Ｈの記憶素子に記憶され、
以下順次同様に記憶されて第２走査ラインの記憶
が終了する。以下同様に128バイト毎に列切替信
号２０５が変化し、７列の記憶素子が選択され記
憶が終了して第８走査ライン目までの信号が記憶
される。この時点で、第９図の列切替信号２０５
は７を示し、アドレス番地２０４の下位７ビツト
は127を示している。この次のバイトクロツクタ
イミングでは７ビツトカウンター２０１は０に戻
り、３ビツトカウンター２０２も０に戻り、７ビ
ツトカウンター２０３はカウントアツプされて１
になる。これに従いアドレス番地２０４の上位に
１が立つて、アドレス番地は128（＝１×128＋
０）を示し、第８図の記憶素子に与えられるアド
レス番地は128となつて、第９走査ラインから第
16走査ラインまでの８ライン分の信号は各記憶素
子のアドレス番地128から255までに記憶される。
以下同様に８ライン毎に第９図のアドレス番地２
０４の上位がカウントアツプされるので第８図の
各記憶素子のアドレス番地が128ずつ増加し記憶
される。このように順次記憶されてゆき、アドレ
ス番地上位が127、下位が127になつて、かつ列切
替信号２０５が７になつた時が最終走査ラインの
最終バイト（1017から1024ビツト目）であり、こ
れを記憶して一頁の総ての信号が終了し、記憶さ
れた記憶素子上の状態は第５図に示した記憶パタ
ーンと同様になる。但し、先にも説明したように
アドレス番地については第５図上の番地から１を
減じたものと読み替える。

次に読出し動作について説明を行う。

読出し時については先に述べたように記憶素子
の読出し順序が異なるのでアドレス番地を作成す
るカウンターの構成が異なる事になる。第１０図
に読出し時におけるアドレス番地作成用カウンタ
ーの構成を示すブロツク図を掲げる。第１０図に
おける番号は第９図における番号と同一のものを
表すが２ケの７ビツトカウンターの内２０１のカ
ウンターはダウンカウンターで１２７から０の方
向にカウントダウンするカウンターである。３ビ
ツトカウンター２０２については第９図と同じく
０から７までのカウンターである。第９図と第１
０図との相違点はアドレス番地２０４を与える上
位・下位の順序が逆である点にある。即ち７ビツ
トカウンター２０１の出力７本を上位とし、７ビ
ツトカウンター２０３の出力７本を下位とする。
この変更によつてアドレス番地は第１０図の表の
ごとくかわる。このようにアドレス番地を与える
カウンターの構成を変更して続出し時における動
作について第８図と第１０図を使用して説明をお
こなう。読出しにあたり、読出し動作指令により
第８図ｃ図に示す切替器５３がｙ側に切り替り、
64ケの記憶素子が縦列８ケずつの動作が可能とな
る。即ち切替器５３により、ａ図の記憶素子は０
Ａ，１Ａ，２Ａ，３Ａ，４Ａ，５Ａ，６Ａ，７Ａ
の８ケが同時に動作し、同じように０Ｂ，………
７Ｂの８ケ、０Ｃ，………７Ｃの８ケ、Ｄ，Ｅ，
Ｆ，Ｇ，Ｈのそれぞれの８ケずつが同時に動作す
るように切り替る。そして列切替信号２０５から
の列選択もＡ列からＨ列までのどれかを選択する
という縦列選択になる。この状態から読出し動作
が開始されるが、この時、第１０図のそれぞれの
カウンターの値は７ビツトカウンター２０１は
127、３ビツトカウンター２０２は０、７ビツト
カウンター２０３は０となつている。従つて、列
切替は０を、アドレス番地は16256（＝127×128
＋０）を表している。これを第８図で見ると、列
切替が０であるからＡ列０Ａ，１Ａ，２Ａ，３
Ａ，４Ａ，５Ａ，６Ａ，７Ａが選択されている事
になり、アドレス番地は16256が与えられてい
る。アドレス番地16256にはどんな信号が入つて
いるのかを知るには第５図を参照すれば分る。即
ち、この場合アドレス番地16256（第５図では
16257）には１Ａの記憶素子には第1017走査ライ
ンの１ビツト目、２Ａには第1018走査ラインの１
ビツト目、３Ａには第1019走査ラインの１ビツト
目、と言うように１Ａ，２Ａ，３Ａ，４Ａ，５
Ａ，６Ａ，７Ａ，８Ａには1017走査ラインから
1024走査ラインまでの各走査ラインの１ビツト目
の信号が格納されている。これを第８図にあては
めると、上記の１Ａ，２Ａ，３Ａ，４Ａ，５Ａ，
６Ａ，７Ａ，８Ａを０Ａ，１Ａ，２Ａ，３Ａ，４
Ａ，５Ａ，６Ａ，７Ａと置き替えてみるだけでよ
いから、結局第８図の読出し出力０，１，２，
３，４，５，６，７、にはそれぞれ第1017、
1018、1019、1020、1021、1022、1023、1024走査
ラインの１ビツト目が出力される。なお、バイト
内でのビツト順序は番号とは反転しているが、こ
れは各ビツトの取り出し方を変えるだけであり本
質的な問題ではない。このような状態で次のバイ
トクロツクが入つてくると、第１０図の７ビツト
カウンター２０１が一つカウントダウンし、126
となる。これはアドレス番地が16128（126×128
＋０）となる事を意味し、第５図にあてはめてみ
ると第11009から1016走査ラインの第１ビツト目
を読み出す事に相当する。以下同様にアドレス番
地が128ずつ減じて記憶素子に与えられ、128バイ
ト目ではアドレス番地は０となつて第１走査ライ
ンから第８走査ラインの１ビツト目ばかりの８ビ
ツト（バイト）を読出して縦走査として読出した
第１走査ラインが終了する。次のバイトクロツク
により第１０図の３ビツトカウンター２０２は１
にカウントアツプされ、７ビツトカウンター２０
１は０に戻る為、第８図の列切替がＢ列に切替ら
れ、縦走査した第２走査ラインの読出しが行わ
れ、以下順次入力されるバイトクロツクにより第
５図からも分るように元の横走査各ラインでの２
ビツト目ばかりが読み出され第２走査ラインの読
出しが終了する。以下同様に順次バイトクロツク
１２８毎に読出し列がかわり、Ｈ列までの横走査
ラインの第８ビツト目までの信号を読出して第８
縦走査ライン読出しが終る。その次には第１０図
の７ビツトアツプカウンター２０３がカウントア
ツプされて１になり、この時７ビツトカウンター
２０１は127、３ビツトカウンター２０２は０に
なるので列選択はＡ列がえらばれ、アドレス番地
は15257（＝127×128＋１）となつて横走査ライ
ンの９ビツト目を読み出す事になる。以下同じ様
に128バイト毎に読出し列が替り、Ｈ列迄続出し
て次の８ラインが終了し、更にこれを繰り返し、
第１０図の７ビツトカウンター２０３が127、３
ビツトカウンター２０２が７、７ビツトカウンタ
ー２０１が０になつて、横走査第１ラインから第
８ラインの1024ビツト目を読出して一頁の横走査
した信号を縦走査1024ラインに変換し終る。

以上のように本発明は文字や図形を横走査した
ビツトパラレル・バイトシリアルのパターン信号
をパラレル読出し時に楽になる形に一旦記憶し、
読み出し時に書込み時とは異なる順序で読み出す
事により、横縦変換した信号が直接パラレルで得
られる所に特徴があり、また読出しアドレス及び
書込みアドレスを作成するカウンターの構成も基
本的には大幅な変更を伴わず、それぞれの７ビツ
トカウンターの出力線７本の入換えにより目的が
達成され、実際の構成上、回路が複雑にはならな
い。本発明では1024ビツト×1024ビツトの画面を
考えたが、一般的にはｎ×ｎの記憶素子構成を採
るメモリーボードを考える時、タテ及びヨコのビ
ツト数（画素数）が（ｎ×ｎ）の整数倍であれば
本発明を実施することが可能であり、必ずしもヨ
コとタテとのビツト数が同じである必要はない。
此の場合、記憶素子に与えるアドレス番地を作成
するカウンター構成は若干複雑になる事は否めな
い。また本発明は動かす事ができないデイスプレ
イ装置を対象として説明したがハードコピー装置
等で正方形でない紙に縦若しくは横に書く場合に
も適用できる。

【図面の簡単な説明】

第１図はデイスプレイ装置に文書等を表示した
様子を示す図、第２図は文書等のデイスプレイシ
ステムの概略構成を示す図、第３図は原稿に対す
る走査方法を示す図、第４図は第３図の方法によ
り読み出した信号を表す図、第５図は本発明によ
る画信号変換方法を実現する場合の記憶した信号
のメモリー上のパターンを表す図、第６図は記憶
した信号の記憶素子上のパターンを表す図、第７
図は縦走査した時に必要とされる信号を示す図、
第８図は本発明の実施例の記憶方法を実現する回
路構成を示す図、第９図は実施例における記憶時
のアドレス作成のための構成を示す図、第１０図
は実施例における読み出し時のアドレス作成のた
めの構成を示す図である。１０……原稿、１１……光学系、１２……セン
サおよびその付属回路、１３……メモリ、１４…
…陰極線管デイスプレイ装置、５３……切替器、
５４……記憶素子、２０１，２０３……７ビツト
カウンタ、２０２……３ビツトカウンタ、２００
……バイトクロツク入力、２０４……アドレス番
地出力、２０５……列切替信号。

Claims

【特許請求の範囲】

１１ビツト×Ｍビツトの記憶容量を持つ記憶素
子をＮ×Ｎケのマトリツクス状に配列し、マトリ
ツクスの縦と横列の切換を行う第１の切換信号
と、列内の各Ｎケから各１つを選択するアドレス
番地信号を得て、Ｎビツトのパラレル信号を順次
記憶する時には、横列毎にそれぞれの列に属する
Ｎケの記憶素子が同時に上記パラレル信号を記憶
でき、読出し時には、縦もしくは横列毎にそれぞ
れの列に属するＮケの記憶素子が同時にＮビツト
の読出し動作ができるメモリーボードを使用し
て、文字や図形を横走査して得られるパターン信
号をＮビツトのパラレル信号に変換したパターン
信号を上記メモリーボードに記憶し、読み出す時
には、上記文字や図形を縦もしくは横走査した信
号になるように読出しアドレスを指定してＮビツ
トのパラレル信号を得ることを特徴とする画信号
変換方法。