JPS6249719A - 位相比較装置 - Google Patents
位相比較装置Info
- Publication number
- JPS6249719A JPS6249719A JP60190809A JP19080985A JPS6249719A JP S6249719 A JPS6249719 A JP S6249719A JP 60190809 A JP60190809 A JP 60190809A JP 19080985 A JP19080985 A JP 19080985A JP S6249719 A JPS6249719 A JP S6249719A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- outputs
- phase comparator
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＰＬＬ装置等に用いられる、位相比較装置に関
する。
する。
従来の技術
近年、ディジタル技術の°普及に伴ない、ＣＤプレーヤ
等の民生機器においても、ＰＬＬ技術が多く用いられる
様になり、ＩＣ化等によるローコスト化の要求が強くな
っている。
等の民生機器においても、ＰＬＬ技術が多く用いられる
様になり、ＩＣ化等によるローコスト化の要求が強くな
っている。
以下、従来の位相比較装置について述べる。
第３図は、従来の位相比較装置、第４図はその動作タイ
ミングチャートである。第３図で１は位相比較器、２は
レベルシフトトランジスタ、３゜４は抵抗、６，６はそ
れぞれ上側、下側の出力トランジスタ、７はフィルタア
ンプの入力抵抗、８゜９はフィルタアンプの時定数回路
、１０はオペアンプ、１１は出力端子である。
ミングチャートである。第３図で１は位相比較器、２は
レベルシフトトランジスタ、３゜４は抵抗、６，６はそ
れぞれ上側、下側の出力トランジスタ、７はフィルタア
ンプの入力抵抗、８゜９はフィルタアンプの時定数回路
、１０はオペアンプ、１１は出力端子である。
以上の様に構成された位相比較装置について、以下にそ
の動作を説明する。
の動作を説明する。
入力信号Ｖｉは可変周期のパルス列であり、基準信号Ｖ
ｒは、入力信号ｖ１の最短周期よりも十分短い（例えば
％）周期を持つ。位相比較器１は入力信号Ｖｉのエツジ
（立上り、立下り）から次にくる基準信号Ｖｒの立下り
エツジまで“Ｈ”になる出力Ｂと、出力Ｂの立下りから
、基準信号Ｖｒの半周期分“Ｈｌになる出力Ａを出力す
る。出力Ａが＠ ＨＨの区間はトランジスタ２がオンし
、その結果トランジスタ５がオンしてＣはＨ”となる。
ｒは、入力信号ｖ１の最短周期よりも十分短い（例えば
％）周期を持つ。位相比較器１は入力信号Ｖｉのエツジ
（立上り、立下り）から次にくる基準信号Ｖｒの立下り
エツジまで“Ｈ”になる出力Ｂと、出力Ｂの立下りから
、基準信号Ｖｒの半周期分“Ｈｌになる出力Ａを出力す
る。出力Ａが＠ ＨＨの区間はトランジスタ２がオンし
、その結果トランジスタ５がオンしてＣはＨ”となる。
又、出力Ｂが“Ｈ”の区間はトランジスタ６がオンして
Ｃは”Ｌｌとなる。出力Ａ、Ｂともに″Ｌ’の区間はト
ランジスタ６．６ともにオフであり、７〜１０のループ
フィルタアンプとともにチャージポンプ回路として動作
し、入力信号Ｖｉの基準エツジよりのずれは、平滑され
て端子１１に出力ｖ０として出力される。
Ｃは”Ｌｌとなる。出力Ａ、Ｂともに″Ｌ’の区間はト
ランジスタ６．６ともにオフであり、７〜１０のループ
フィルタアンプとともにチャージポンプ回路として動作
し、入力信号Ｖｉの基準エツジよりのずれは、平滑され
て端子１１に出力ｖ０として出力される。
発明が解決しようとする問題点
しかしながら、上記の様な構成では、回路構成上のバラ
ンスが悪い為、高い周波数で動作させると、ＰＮＰ）ラ
ンジスタロ、ＮＰＮ）ランジスタロの動作速度の差等に
よって、ＶｒとＶｉの位相差から出力電圧への変換にオ
フセットが生じ、ＰＬＬとして動作させた場合、位相同
期点がずれるという問題が有った。本発明は上記問題点
に鑑み、バランスの取れた、高い周波数での動作に適し
た位相比較装置を提供するものである。
ンスが悪い為、高い周波数で動作させると、ＰＮＰ）ラ
ンジスタロ、ＮＰＮ）ランジスタロの動作速度の差等に
よって、ＶｒとＶｉの位相差から出力電圧への変換にオ
フセットが生じ、ＰＬＬとして動作させた場合、位相同
期点がずれるという問題が有った。本発明は上記問題点
に鑑み、バランスの取れた、高い周波数での動作に適し
た位相比較装置を提供するものである。
問題点を解決するだめの手段
上記問題点を解決する為に、本発明の位相比較装置は、
２つの同じ値の電流源と、位相比較器の２組の出力によ
ってその電流を切換える２組の差動スイッチと、それぞ
れの出力端子と基準電圧に接続された２つの負荷抵抗と
、２つの出力端子間に差動に接続された時定数回路を備
えるものである。
２つの同じ値の電流源と、位相比較器の２組の出力によ
ってその電流を切換える２組の差動スイッチと、それぞ
れの出力端子と基準電圧に接続された２つの負荷抵抗と
、２つの出力端子間に差動に接続された時定数回路を備
えるものである。
作 用
本発明は上記した構成によって、回路の対称性を良くす
るとともに、同一種類のトランジスタのみで構成し、さ
らに出力を差動形式とする事によって、高い動作周波数
においてもオフセットが生じにくくなる。
るとともに、同一種類のトランジスタのみで構成し、さ
らに出力を差動形式とする事によって、高い動作周波数
においてもオフセットが生じにくくなる。
実施例
以下本発明の一実施例の位相比較装置について、図面を
参照しながら説明する。
参照しながら説明する。
第１図は本発明の実施例における位相比較装置を示すも
のである。第１図において、１ｏ１は位相比較器、１０
２，１０３，１０８，１０９はトランジスタ、１０４，
１１０は電流源、１０５゜１０６は負荷抵抗、１０７は
時定数回路、１１１゜１１２は差動出力端子である・第
２図はその動作タイミングチャートである。
のである。第１図において、１ｏ１は位相比較器、１０
２，１０３，１０８，１０９はトランジスタ、１０４，
１１０は電流源、１０５゜１０６は負荷抵抗、１０７は
時定数回路、１１１゜１１２は差動出力端子である・第
２図はその動作タイミングチャートである。
以上の様に構成された位相比較装置について、以下にそ
の動作を説明する。位相比較器１ｏ１は第３図の位相比
較器１と同様であるが、逆相出力Ａ、Ｂを出力する。ト
ランジスタ１０２，１０３よシなる差動スイッチは、出
力Ｂが“Ｈ”の区間、電流源１０４の電流を負荷抵抗１
０５に供給する。
の動作を説明する。位相比較器１ｏ１は第３図の位相比
較器１と同様であるが、逆相出力Ａ、Ｂを出力する。ト
ランジスタ１０２，１０３よシなる差動スイッチは、出
力Ｂが“Ｈ”の区間、電流源１０４の電流を負荷抵抗１
０５に供給する。
同様に、１０８，１０９よりなる差動スイッチは、出力
Ａが＠Ｈ＃の区間１１０の電流を１０６へ供給する。す
なわち、第２図に示す様に電流１１は出力Ｂが″Ｈ１の
間、電流工、は出力Ａが″Ｈ”の間流れる。時定数回路
１０７及び負荷抵抗１０５゜１０６は電流１１．Ｉ２を
電圧に変換するとともに平滑し、入力信号Ｖｉの基準よ
シの位相ずれは、端子１１１．１１２間の差動電圧に変
換される。
Ａが＠Ｈ＃の区間１１０の電流を１０６へ供給する。す
なわち、第２図に示す様に電流１１は出力Ｂが″Ｈ１の
間、電流工、は出力Ａが″Ｈ”の間流れる。時定数回路
１０７及び負荷抵抗１０５゜１０６は電流１１．Ｉ２を
電圧に変換するとともに平滑し、入力信号Ｖｉの基準よ
シの位相ずれは、端子１１１．１１２間の差動電圧に変
換される。
以上の様に、本実施例によれば、トランジスタをすべて
ＮＰＮ形とし、回路を対称的に構成するとともに、出力
を差動形式とする事により、動作周波数が高く、素子の
応答に遅れが生じる場合も、すて対称的に打消す為、位
相差電圧変換のオフセットを小さく抑える事ができる。
ＮＰＮ形とし、回路を対称的に構成するとともに、出力
を差動形式とする事により、動作周波数が高く、素子の
応答に遅れが生じる場合も、すて対称的に打消す為、位
相差電圧変換のオフセットを小さく抑える事ができる。
発明の効果
以上の様に、本発明は、基準信号Ｖｒと入力信号Ｖｉを
２つの入力とし、時間巾が一定の差動出力ＡＡと、Ｖｒ
とＶｉの位相差をその時間巾とする差動出力ＢＢを２つ
出力とする位相比較器と、２つの同じ値の電流源と、Ａ
Ａ、ＢＢをそれぞれの差動ベース入力として、上記２つ
の電流源の電流を切換える２つの差動スイッチと、それ
ぞれの差動スイッチの出力端子と基準電圧間に接続され
、差動スイッチの出力電流を電圧に変換する２つの負荷
抵抗と、上記２つの出力端子間に差動に接続された時定
数回路を備え、ＶｒとＶｉの位相差を平滑して上記２つ
の出力端子間の差動電圧に変換するから、対称的な回路
構成を実現できるとともに、トランジスタを１種類で構
成でき、さらに出力を差動形弐七した事によって、動作
周波数が高い場合も、素子の動作速度等による位相差電
圧変換オフセットを小さく抑える事ができる。
２つの入力とし、時間巾が一定の差動出力ＡＡと、Ｖｒ
とＶｉの位相差をその時間巾とする差動出力ＢＢを２つ
出力とする位相比較器と、２つの同じ値の電流源と、Ａ
Ａ、ＢＢをそれぞれの差動ベース入力として、上記２つ
の電流源の電流を切換える２つの差動スイッチと、それ
ぞれの差動スイッチの出力端子と基準電圧間に接続され
、差動スイッチの出力電流を電圧に変換する２つの負荷
抵抗と、上記２つの出力端子間に差動に接続された時定
数回路を備え、ＶｒとＶｉの位相差を平滑して上記２つ
の出力端子間の差動電圧に変換するから、対称的な回路
構成を実現できるとともに、トランジスタを１種類で構
成でき、さらに出力を差動形弐七した事によって、動作
周波数が高い場合も、素子の動作速度等による位相差電
圧変換オフセットを小さく抑える事ができる。
第１図は本発明の一実施例における位相比較装置の回路
構成図、第２図はそのタイミングチャート、第３図は従
来の位相比較装置の回路構成図、第４図はそのタイミン
グチャートである。 １．１０１・・・・・・位相比較器、２，５，６，１０
２゜１０３．１０８，１０９・・・・・・トランジスタ
、３゜４．７，９，１０５，１０６・・・・・・抵抗、
８・・・・・・コンデンサ、１Ｑ・・・・・・オペアン
プ、１０７・・・・・・時定数回路、１０４，１１０・
・・・・・電流源、１１，１１１゜１１２・・・・・・
出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第４図 ’−１
構成図、第２図はそのタイミングチャート、第３図は従
来の位相比較装置の回路構成図、第４図はそのタイミン
グチャートである。 １．１０１・・・・・・位相比較器、２，５，６，１０
２゜１０３．１０８，１０９・・・・・・トランジスタ
、３゜４．７，９，１０５，１０６・・・・・・抵抗、
８・・・・・・コンデンサ、１Ｑ・・・・・・オペアン
プ、１０７・・・・・・時定数回路、１０４，１１０・
・・・・・電流源、１１，１１１゜１１２・・・・・・
出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第４図 ’−１
Claims (1)
- 基準信号Ｖｒと入力信号Ｖｉを２つの入力とし、時間巾
が一定の差動出力Ａ、＠Ａ＠と、ＶｒとＶｉの位相差を
その時間巾とする差動出力Ｂ、＠Ｂ＠を２つの出力とす
る位相比較器と、２つの同じ値の電流源と、Ａ＠Ａ＠、
Ｂ＠Ｂ＠をそれぞれの差動ベース入力として、上記２つ
の電流源の電流を切換える２つの差動スイッチと、それ
ぞれの差動スイッチの出力端子と基準電圧間に接続され
、差動スイッチの出力電流を電圧に変換する２つの負荷
抵抗と、上記２つの出力端子間に差動で接続された時定
数回路を具備し、基準信号Ｖｒと入力信号Ｖｉの位相差
を、上記２つの出力端子間の差動電圧に変換する事を特
徴とする位相比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190809A JPS6249719A (ja) | 1985-08-29 | 1985-08-29 | 位相比較装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190809A JPS6249719A (ja) | 1985-08-29 | 1985-08-29 | 位相比較装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249719A true JPS6249719A (ja) | 1987-03-04 |
Family
ID=16264106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190809A Pending JPS6249719A (ja) | 1985-08-29 | 1985-08-29 | 位相比較装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249719A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730414A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Offset automatic compensating system |
-
1985
- 1985-08-29 JP JP60190809A patent/JPS6249719A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730414A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Offset automatic compensating system |
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