JPS6248069A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ポリシリコン上に高融点金属もしくは高融
点金属のシリサイド膜を積んだポリサイドケートメタル
／ポリシリコン構造の半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device having a polycide metal/polysilicon structure in which a refractory metal or a silicide film of a refractory metal is laminated on polysilicon.
（従来の技術）
メタルゲートプロセスは、低抵抗が得られるためデバイ
スの高速化の方向の中で極めて高い需要があると言われ
ている。特に多結晶シリコン上にメタルもしくはそのシ
リサイドを′！ｒ４層したポリサイドゲートメタル／ポ
リシリコンゲート構造は、従来のポリシリコンゲートプ
ロセスとの整合性がよいため最も実用化に近いと考えら
れている。(Prior Art) The metal gate process is said to be in extremely high demand in the direction of increasing the speed of devices because it provides low resistance. Especially metal or its silicide on polycrystalline silicon! The polycide gate metal/polysilicon gate structure with the r4 layer is considered to be the closest to practical application because it has good compatibility with the conventional polysilicon gate process.
一方、今後のデバイスの高集積、高速化の流れの中では
、ゲート絶縁膜はますます薄膜化されてゆ（傾向にあり
、ポリサイドゲートメタル／ポリシリコンゲート構造に
した場合、高温アニール（たとえばソース・ドレイン拡
散、リフローなど）において、メタルもしくはシリサイ
ドとポリシリコンとの反応によって生じた金属がポリシ
リコン中を拡散してゲート絶縁膜の１圧を劣化させろ現
象が起こると言われている。これに関して、１９８５Ｓ
ＹＭＰＯ８［ＪＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬ
ＯＧＹ ＤＩＧＥＳＴ ＯＦ ’ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲ３Ｐ６０〜６１に記載されている。On the other hand, as devices become more highly integrated and operate at higher speeds in the future, gate insulating films will become thinner and thinner (there is a trend). It is said that during source/drain diffusion, reflow, etc., a phenomenon occurs in which metal generated by the reaction between metal or silicide and polysilicon diffuses into polysilicon and deteriorates the voltage of the gate insulating film. Regarding, 1985S
YMPO8 [JM ON VLSI TECHNOL
OGY DIGEST OF' TECHNICAL
It is described in PAPER3P60-61.
このため、ボリンリコン膜と、メタルもしくはシリサイ
ド膜の間に薄い自然酸化膜やシリコン窒化膜を挾むこと
により、−り記入点を除去する方法が考えられている。For this reason, a method has been considered to remove the dots by interposing a thin native oxide film or silicon nitride film between the borin silicon film and a metal or silicide film.
第２図は従来法によるポリサイドゲートメタル／ボリシ
リコンゲー１−１−ランノスタの製造工程を示す。まず
、第２図（ａ）に示すように、半導体基板１上に厚いフ
ィールド酸化膜２により分離されたアクティブ領域４１
を形成した後に、薄いゲート絶縁膜３、多結晶シリコン
膜４を形成する。FIG. 2 shows the manufacturing process of a polycide gate metal/polysilicon gate 1-1-runnostar by a conventional method. First, as shown in FIG. 2(a), an active region 41 is separated by a thick field oxide film 2 on a semiconductor substrate 1.
After forming, a thin gate insulating film 3 and a polycrystalline silicon film 4 are formed.
次いで、多結晶シリコン膜４に導電性を持たせるための
不純物拡散処理を行った後、第２図ｔｂ）に示すように
全面にメタルまたはそのシリサイド膜５を形成する。Next, after performing impurity diffusion treatment to impart conductivity to the polycrystalline silicon film 4, a metal or silicide film 5 of metal is formed on the entire surface as shown in FIG. 2tb).
その後、公知のホトリソグラフィ、エツチング技術によ
り、第２図Ｅｅｌに示すゲート構造６を得ろ。Thereafter, the gate structure 6 shown in FIG. 2 Eel is obtained by known photolithography and etching techniques.
この後、半導体基板１と反対の導電性を有する不純物を
イオン注入法によりイオンを打ち込み、拡散層７を形成
し、この後、ドライブイン、アニールなどの熱処理を行
い第２図（ｄｌに示すごときポリサイドゲートメタル／
ボリシリコンダートトランジスクを得ろ。Thereafter, impurity ions having conductivity opposite to that of the semiconductor substrate 1 are implanted using an ion implantation method to form a diffusion layer 7, and then heat treatment such as drive-in and annealing is performed as shown in Figure 2 (dl). Polycide gate metal/
Obtain a polysilicon dirt transistor.
前項で述べたように、ポリサイド構造を形成した後の熱
処理により、メタルがＳ］基板側へ拡散し、ゲート耐圧
劣化、閾値変動などの障害を起こす現象があるため対策
として用いられるのが、第２図（ｅｌに示すポリサイド
メタル／ポリシリコン構造である。As mentioned in the previous section, heat treatment after forming a polycide structure causes metal to diffuse toward the S] substrate, causing problems such as gate breakdown voltage deterioration and threshold fluctuation. This is the polycide metal/polysilicon structure shown in Figure 2 (el).
この第２図ｔｅ＋では、多結晶シリコン膜４とメタルも
しくはシリサイド膜の間に極めて薄い絶縁膜３７を挾み
、メタルのゲート絶縁膜３力゛向への拡散を妨ぎ、安定
なポリサイドメタル／ポリシリコントランジスタ構造が
得られると言われている。In the case of FIG. It is said that a /polysilicon transistor structure can be obtained.
（発明が解決しようとする問題点）
ポリサイドメタル／ポリシリコン構造において、薄いＳ
ｉ、 Ｎ４自然酸化膜を用いろ場合、まず、このＳｉ
３Ｎ４自然膜自体が絶縁膜であるため厚くすることがで
きない。換言すれば、極めて薄く制御することが非常に
難かしい点が欠点となる。(Problem to be solved by the invention) In the polycide metal/polysilicon structure, thin S
i. When using N4 natural oxide film, first, this Si
Since the 3N4 natural film itself is an insulating film, it cannot be made thicker. In other words, the disadvantage is that it is very difficult to control the thickness to be extremely thin.
さらに、薄い絶縁膜の場合、膜の欠陥（たとえばピンホ
ール）発生が避は難く、再現性よくポリサイド構造を作
る乙とが非常に難がしくなってくる。Furthermore, in the case of a thin insulating film, it is difficult to avoid film defects (for example, pinholes), making it extremely difficult to create a polycide structure with good reproducibility.
この発明は、前記従来技術がもっている問題点のうら、
絶縁膜を薄くできないという点と１．＄８縁膜ζζ欠陥
が発生し易く、再現性よくポリサイド構造を作る乙とが
困難な点について解決した半導体装置を提供するもので
ある。This invention solves the problems of the above-mentioned prior art,
1. The insulating film cannot be made thinner. The present invention provides a semiconductor device which solves the problem that edge film ζζ defects are likely to occur and it is difficult to form a polycide structure with good reproducibility.
（問題点を解決するための手段）
この発明は、半導体装置において、ゲート構造に多結晶
シリコン膜とシリサｒ Ｆ↓た１よリフラクトリメタル
／ｊよびアルミを含むメタルの間に高２ＡＦ＋で安定し
たＴ ｉ Ｎ ３％を薄いバッファの層として挾むよう
にしためのである。(Means for Solving the Problems) This invention provides a semiconductor device in which a gate structure is formed between a polycrystalline silicon film, silica r F This is to sandwich the 3% T i N as a thin buffer layer.
（作 刷
この発明によれば、以上のように半導体装置を構成した
ので、ＴｉＮ膜により熱的に安定した導電性シこよりｒ
４璧膜として作用しかつメタルの半導体基板６！！＋へ
の拡散層を阻止するように作用し、したがって、前記ｔ
／υ題点を除去できる。(Production) According to the present invention, since the semiconductor device is constructed as described above, r
4 A semiconductor substrate that acts as a membrane and is a metal 6! ! +, thus acting to block the diffusion layer to the t
/υ problems can be removed.
（実施例）
以下、この発明の半導体装置の実施例について図面に基
づき説明する。第１図（，１ないし第１図（ｆｌはこの
発明の半導体装置に適用された製造工程を示す図である
。この第１図ｔａ＋ないし第１図（ｆｌはポリサイドあ
るいはメタル／ポリシリコントランジスタ構造の例を示
すものである。(Embodiments) Hereinafter, embodiments of the semiconductor device of the present invention will be described based on the drawings. FIGS. 1 (, 1 to 1 (fl) are diagrams showing manufacturing steps applied to the semiconductor device of the present invention. FIGS. This is an example.
まず、第１図（，１に示すように、半導体基板２１上に
厚いフィールド酸化膜２２で分離されたアクティブ領域
６１を形成した後、ゲート絶縁膜２３゜多結晶シリコン
膜２４を順次形成する。First, as shown in FIG. 1, an active region 61 separated by a thick field oxide film 22 is formed on a semiconductor substrate 21, and then a gate insulating film 23 and a polycrystalline silicon film 24 are sequentially formed.
次いで、多結晶シリコン膜２４に不純物を拡散し、導電
性を持たせ、その後、第１図（ｂｌに示すごとく全面に
ＴｉＮ膜２５を２０〜２０００人スパッタ法によりＮ２
ガス中で、蒸着する。Next, impurities are diffused into the polycrystalline silicon film 24 to make it conductive, and then, as shown in FIG.
Deposit in gas.
このＴｉＮ膜２５ （チタンナイトライド膜）はＮ２雰
囲気中でチタンをスパッタすることにより得られるが、
２０〜２０００人での膜圧制卸は時間でのみコントロー
ルできる。This TiN film 25 (titanium nitride film) is obtained by sputtering titanium in an N2 atmosphere.
Membrane pressure wholesale with 20 to 2,000 people can only be controlled by time.
次に、第１図ｔｅｌに示すよう（こ、メタル（リフラク
トリメタル（高融点金属）およびアルミニウムを含む）
もしくはシリサイド膜２６ （シリサイドはリフラクト
リメタル、たとえば、Ｍｏ、 Ｗ、 Ｔｉとシリコンの
合金）を１５００〜４０００人の範囲で形成する。さら
に公知のホトリソグラフィー、エツチング法により処理
し、第３図ｉｄ）に示すゲー）・構造２７を得る。Next, as shown in Figure 1, metal (including refractory metal (high melting point metal) and aluminum)
Alternatively, a silicide film 26 (silicide is a refractory metal, such as an alloy of Mo, W, Ti, and silicon) is formed by 1,500 to 4,000 people. Further processing is performed by known photolithography and etching methods to obtain a structure 27 shown in FIG. 3 (id).
次に、第１図１ｅｔのように、半導体基板２１と反対の
導ｔ＠型を有する不純物をイオン注入法により打ち込み
、拡散層２８を形成する。。Next, as shown in FIG. 1 et, an impurity having a conductivity t@ type opposite to that of the semiconductor substrate 21 is implanted by ion implantation to form a diffusion layer 28 . .
その後、層間綿ｈ１膜３１の生成、拡散層２８とコンタ
クトをとろための拡散層３２．ゲート電極上の層間絶縁
膜３１の開孔、配線電極３２の形成を行い、第１図（ｆ
ｌに示すようにポリサイドあるいはメタル／ポリシリコ
ン）・ランジスタ構造を有する半導体装置を完成する。After that, an interlayer cotton H1 film 31 is formed, and a diffusion layer 32 is formed to make contact with the diffusion layer 28. A hole is formed in the interlayer insulating film 31 on the gate electrode, and a wiring electrode 32 is formed.
As shown in FIG. 1, a semiconductor device having a polycide or metal/polysilicon transistor structure is completed.
この場合、ポリサイド構造の！・ランジスタの場合は、
ゲート構造２７において、ゲート酸化膜２３上の多結晶
シリコン膜２４として、ドープドポリシリコンが使用さ
れ、その上にＴｉＮ＃ｇ！２５を介して、リフラクトリ
メタルとシリコンの合金が形成されている。つまり、Ｔ
ｉＮ膜２５はドープドポリシリコンとリフラクトリメタ
ルとにより挾まれている。In this case, the polycide structure!・In the case of a transistor,
In the gate structure 27, doped polysilicon is used as the polycrystalline silicon film 24 on the gate oxide film 23, and TiN#g! Through 25, an alloy of refractory metal and silicon is formed. In other words, T
The iN film 25 is sandwiched between doped polysilicon and refractory metal.
また、メタル／リシリコン構造のトランジスタでは、ゲ
ート構造２７において、ＴｉＮ膜２５はその下のドープ
ドポリシリコンとその上のＭ ｏ 、 Ｗ。Further, in a transistor with a metal/resilicon structure, in the gate structure 27, the TiN film 25 has doped polysilicon below it and M o , W above it.
Ｔｚとシリコンなどの単一金属とにより挾まれている。It is sandwiched between Tz and a single metal such as silicon.
（発明の効果）
以上詳細に説明したようにこの発明によれば、薄いゲー
ト絶縁繰上に覆われたアクティブ領域上に多結晶シリコ
ン膜とシリサイドまたはリフラクトす、メタルおよびア
ルミを含むメタル間にＴｉＮを挾む構造としたので、ポ
リサイドあるいはメタル／ポリシリコントランジスタ構
造において、従来方法で問題となっていたメタルの拡散
を妨ぐことが可能となる。(Effects of the Invention) As described above in detail, according to the present invention, TiN is formed between the polycrystalline silicon film and the metal and the metal containing aluminum, which is formed by silicide or refract on the active region covered with the thin gate insulating layer. The sandwiching structure makes it possible to prevent metal diffusion, which has been a problem with conventional methods, in polycide or metal/polysilicon transistor structures.
また、最近これらの対策として行なわれている薄い絶縁
膜を挾む方法と比較しても、ＴｉＮ膜を用いるため、熱
的にも安定でかつ導電性を有するため極めて有効な障壁
膜と考えられる。特に、スパッタ法によってメタルまた
はシリサイド膜を形成する場合は、ＴｉＮ膜も連続的に
スパッタ処理できろため、生産性も非常によい。Furthermore, compared to the method of sandwiching thin insulating films, which has recently been used as a countermeasure, it is considered to be an extremely effective barrier film because it uses a TiN film, which is thermally stable and conductive. . In particular, when forming a metal or silicide film by sputtering, the TiN film can also be sputtered continuously, resulting in very high productivity.
第１図１ｅｔないし第１図（ｆｌはこの発明の半導体装
置の一実施例の製造工程を説明するための図、第２図ｔ
ａ＋ないし第２図［ｅｌは従来のポリサイドゲートメタ
ル／ボリシリコンダートトランンスタの製造方法の工程
説明図である。
２１・・・半導体基板、２２・・フィールド酸化膜、２
３ ・ゲート絶縁膜、２４・・多結晶シリコン膜、２５
・・ＴｉＮ、２（ｉ・・・メタルもしくはシリサイド膜
、２７・ゲート構造、２８．３２・・・拡散層、３１・
・層間絶縁膜。
第１図1et to 1 (fl is a diagram for explaining the manufacturing process of one embodiment of the semiconductor device of the present invention, FIG. 2t
Figures a+ to 2[el are explanatory diagrams of steps in a conventional method for manufacturing polycide gate metal/polysilicon dirt transistors. 21... Semiconductor substrate, 22... Field oxide film, 2
3 - Gate insulating film, 24... Polycrystalline silicon film, 25
...TiN, 2(i...metal or silicide film, 27.gate structure, 28.32...diffusion layer, 31.
・Interlayer insulation film. Figure 1
Claims (1)
ティブ領域にゲート絶縁膜を介して形成された多結晶シ
リコン膜とリフラクトリメタルとシリコンの合金あるい
はアルミを含むリフラクトリメタルとの間に挾まれたＴ
ｉＮ膜とによるゲート構造と、 （ｂ）上記半導体基板に拡散して形成されこの半導体基
板とは逆の導電形の拡散層と、 よりなる半導体装置。[Scope of Claims] (a) A polycrystalline silicon film formed via a gate insulating film in the active region of a semiconductor substrate separated by a field oxide film, a refractory metal, and an alloy of silicon or a refractory metal containing aluminum. T caught between
(b) a diffusion layer formed by diffusion into the semiconductor substrate and having a conductivity type opposite to that of the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18734085A JPS6248069A (en) | 1985-08-28 | 1985-08-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18734085A JPS6248069A (en) | 1985-08-28 | 1985-08-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248069A true JPS6248069A (en) | 1987-03-02 |
Family
ID=16204284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18734085A Pending JPS6248069A (en) | 1985-08-28 | 1985-08-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248069A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239971A (en) * | 1988-03-22 | 1989-09-25 | Sharp Corp | Manufacture of semiconductor device |
| JPH02164074A (en) * | 1988-12-19 | 1990-06-25 | Nec Corp | Semiconductor device |
| JPH02172273A (en) * | 1988-12-26 | 1990-07-03 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1985
- 1985-08-28 JP JP18734085A patent/JPS6248069A/en active Pending
Cited By (3)
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|---|---|---|---|---|
| JPH01239971A (en) * | 1988-03-22 | 1989-09-25 | Sharp Corp | Manufacture of semiconductor device |
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