JPS62467B2 - - Google Patents
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- JPS62467B2 JPS62467B2 JP7699478A JP7699478A JPS62467B2 JP S62467 B2 JPS62467 B2 JP S62467B2 JP 7699478 A JP7699478 A JP 7699478A JP 7699478 A JP7699478 A JP 7699478A JP S62467 B2 JPS62467 B2 JP S62467B2
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- transistor
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Description
【発明の詳細な説明】
本発明はレベル検出回路に関する。さらに詳述
すれば、電圧制御形のハイインピーダンス素子で
ある電界効果トランジスタを用いて構成されるレ
ベル検出回路に関する。
すれば、電圧制御形のハイインピーダンス素子で
ある電界効果トランジスタを用いて構成されるレ
ベル検出回路に関する。
電界効果トランジスタ（以下トランジスタと称
する）を用いたレベル検出回路はMOS半導体メ
モリあるいは論理素子のタイミング発生回路に遅
延回路として使用されている。第１図はレベル検
出回路の基本動作を説明するための図である。レ
ベル検出回路は回路の論理しきい値電圧ＶthL
（スレツシユホールド）をトランジスタのしきい
値電圧ＶthQと独立に決定する機能を持つ。第１
図において、入力信号ＶINが論理しきい値電圧Ｖ
thLになつた時刻t1で出力信号ＶOUTが立下り始め
る。従つて、出力信号ＶOUTは入力信号ＶINが論
理しきい値電圧ＶthLになるまでの時間ｔdだけ遅
れるため、遅延回路としての機能を持つ。
する）を用いたレベル検出回路はMOS半導体メ
モリあるいは論理素子のタイミング発生回路に遅
延回路として使用されている。第１図はレベル検
出回路の基本動作を説明するための図である。レ
ベル検出回路は回路の論理しきい値電圧ＶthL
（スレツシユホールド）をトランジスタのしきい
値電圧ＶthQと独立に決定する機能を持つ。第１
図において、入力信号ＶINが論理しきい値電圧Ｖ
thLになつた時刻t1で出力信号ＶOUTが立下り始め
る。従つて、出力信号ＶOUTは入力信号ＶINが論
理しきい値電圧ＶthLになるまでの時間ｔdだけ遅
れるため、遅延回路としての機能を持つ。
第２図は従来のレベル検出回路の実施例であ
る。第２図において、信号入力端子INに入力信
号が印加される以前は、信号出力端子OUTの外
部に接続される負荷容量ＣLはプリチヤージ信号
φpでプリチヤージ電圧に充電されている。この
回路の論理しきい値電圧ＶthLはトランジスタＱ
３のソース電圧ＶN1としきい値電圧ＶthQ3の和
（ＶN1＋ＶthQ3）である。トランジスタＱ３のソー
ス電圧ＶN1はトランジスタＱ１とＱ２とで構成さ
れるインバータの出力電圧である。従つて、トラ
ンジスタＱ３のソース電圧ＶN1はトランジスタＱ
１とＱ２の利得定数βの比で決まる。いま、入力
信号ＶINがトランジスタＱ１のしきい値電圧Ｖth
Ｑ１以上で論理しきい値電圧ＶthL未満の時（ＶthQ1
≦ＶIN＜ＶthL）、トランジスタＱ１，Ｑ２は導通
であるが、トランジスタＱ３は非導通であり、出
力信号ＶOUTはプリチヤージ信号φpであらかじめ
充電されたプリチヤージ電圧を保持している。つ
ぎに、入力信号レベルＶINが論理しきい値電圧Ｖ
thL以上になるとトランジスタＱ３が導通し、ト
ランジスタＱ３，Ｑ１を介して負荷容量ＣLの放
電が開始する。この時、出力信号ＶOUTが立下り
始め、回路は入力信号のレベル検出動作を行う。
る。第２図において、信号入力端子INに入力信
号が印加される以前は、信号出力端子OUTの外
部に接続される負荷容量ＣLはプリチヤージ信号
φpでプリチヤージ電圧に充電されている。この
回路の論理しきい値電圧ＶthLはトランジスタＱ
３のソース電圧ＶN1としきい値電圧ＶthQ3の和
（ＶN1＋ＶthQ3）である。トランジスタＱ３のソー
ス電圧ＶN1はトランジスタＱ１とＱ２とで構成さ
れるインバータの出力電圧である。従つて、トラ
ンジスタＱ３のソース電圧ＶN1はトランジスタＱ
１とＱ２の利得定数βの比で決まる。いま、入力
信号ＶINがトランジスタＱ１のしきい値電圧Ｖth
Ｑ１以上で論理しきい値電圧ＶthL未満の時（ＶthQ1
≦ＶIN＜ＶthL）、トランジスタＱ１，Ｑ２は導通
であるが、トランジスタＱ３は非導通であり、出
力信号ＶOUTはプリチヤージ信号φpであらかじめ
充電されたプリチヤージ電圧を保持している。つ
ぎに、入力信号レベルＶINが論理しきい値電圧Ｖ
thL以上になるとトランジスタＱ３が導通し、ト
ランジスタＱ３，Ｑ１を介して負荷容量ＣLの放
電が開始する。この時、出力信号ＶOUTが立下り
始め、回路は入力信号のレベル検出動作を行う。
この回路では、出力信号ＶOUTの立下り時間ｔf
を決定するのは負荷容量ＣLとトランジスタＱ
１，Ｑ３の利得定数β１、β３であり、しかも、
トランジスタＱ１の利得定数β１はトランジスタ
Ｑ２の利得定数β２と共に論理しきい値電圧Ｖth
Ｌを決定している。
を決定するのは負荷容量ＣLとトランジスタＱ
１，Ｑ３の利得定数β１、β３であり、しかも、
トランジスタＱ１の利得定数β１はトランジスタ
Ｑ２の利得定数β２と共に論理しきい値電圧Ｖth
Ｌを決定している。
従つて、第２図の実施例では、出力信号ＶOUT
の立下り時間ｔfを短くし、高速に動作させるに
は、負荷容量ＣLの放電路に２個のトランジスタ
Ｑ１，Ｑ３が直列に接続されていることから不利
である。また、論理しきい値電圧ＶthLはトラン
ジスタＱ１とＱ２の利得定数比で定まることか
ら、出力信号の立下り時間ｔfを短くし、高速化
をはかるために、トランジスタＱ１，Ｑ３の利得
定数を大きくした場合、トランジスタＱ２の利得
定数も大きくする必要が生じる。従つて、消費電
力が増大し、かつ集積回路に適用する際の占有面
積が大となる欠点がある。特に論理しきい値電圧
ＶthLをトランジスタのしきい値電圧ＶthQよりも
充分高いところに設定したい場合はこの欠点は顕
著になる。以上の欠点は負荷容量ＣLが大きいほ
ど顕著になり、さらに利得定数の大きいトランジ
スタＱ２のゲート容量が負荷容量ＣLに付加され
るため、負荷容量ＣLの増大という悪循環にな
る。
の立下り時間ｔfを短くし、高速に動作させるに
は、負荷容量ＣLの放電路に２個のトランジスタ
Ｑ１，Ｑ３が直列に接続されていることから不利
である。また、論理しきい値電圧ＶthLはトラン
ジスタＱ１とＱ２の利得定数比で定まることか
ら、出力信号の立下り時間ｔfを短くし、高速化
をはかるために、トランジスタＱ１，Ｑ３の利得
定数を大きくした場合、トランジスタＱ２の利得
定数も大きくする必要が生じる。従つて、消費電
力が増大し、かつ集積回路に適用する際の占有面
積が大となる欠点がある。特に論理しきい値電圧
ＶthLをトランジスタのしきい値電圧ＶthQよりも
充分高いところに設定したい場合はこの欠点は顕
著になる。以上の欠点は負荷容量ＣLが大きいほ
ど顕著になり、さらに利得定数の大きいトランジ
スタＱ２のゲート容量が負荷容量ＣLに付加され
るため、負荷容量ＣLの増大という悪循環にな
る。
また、トランジスタＱ１，Ｑ３のゲート容量も
大きくなるため、前段の回路（入力信号の発生回
路）の駆動能力を大きくする必要が生じる欠点が
ある。なお、出力信号は入力信号に対して逆相で
あるが、同相の出力信号を得るためにはさらにイ
ンバータ回路を追加する必要がある。
大きくなるため、前段の回路（入力信号の発生回
路）の駆動能力を大きくする必要が生じる欠点が
ある。なお、出力信号は入力信号に対して逆相で
あるが、同相の出力信号を得るためにはさらにイ
ンバータ回路を追加する必要がある。
上記従来構成の欠点はレベル検出回路の高集積
化、高速化、低電力化をはかる上で大きな障害と
なつている。
化、高速化、低電力化をはかる上で大きな障害と
なつている。
従つて本発明は従来の技術の上記欠点を改善す
るもので、その目的は負荷容量の放電路に唯一の
トランジスタが介在する構成とし、高速化をはか
ると共に、論理しきい値電圧を決定するトランジ
スタの利得定数を小さくし、回路の高集積化、低
電力化を図つたレベル検出回路を提供することに
ある。本発明によるレベル検出回路の特徴は、フ
リツプフロツプを構成する第１及び第２の電界効
果トランジスタと、第１電界効果トランジスタの
ドレインと電源の間に挿入される第３電界効果ト
ランジスタと、第２電界効果トランジスタのドレ
インと電源との間に挿入される第４電界効果トラ
ンジスタと、第３電界効果トランジスタのゲート
に接続される信号入力端子と、第４電界効果トラ
ンジスタのゲートに接続されるプリチヤージ信号
端子又は電源とを有し入力信号と同相および逆相
の信号出力端子をそれぞれ第１および第２の電界
効果トランジスタのドレインとする構成をとり、
第１および第３の電界効果トランジスタの利得定
数比により回路の論理しきい値電圧が決定される
ごときレベル検出回路にある。
るもので、その目的は負荷容量の放電路に唯一の
トランジスタが介在する構成とし、高速化をはか
ると共に、論理しきい値電圧を決定するトランジ
スタの利得定数を小さくし、回路の高集積化、低
電力化を図つたレベル検出回路を提供することに
ある。本発明によるレベル検出回路の特徴は、フ
リツプフロツプを構成する第１及び第２の電界効
果トランジスタと、第１電界効果トランジスタの
ドレインと電源の間に挿入される第３電界効果ト
ランジスタと、第２電界効果トランジスタのドレ
インと電源との間に挿入される第４電界効果トラ
ンジスタと、第３電界効果トランジスタのゲート
に接続される信号入力端子と、第４電界効果トラ
ンジスタのゲートに接続されるプリチヤージ信号
端子又は電源とを有し入力信号と同相および逆相
の信号出力端子をそれぞれ第１および第２の電界
効果トランジスタのドレインとする構成をとり、
第１および第３の電界効果トランジスタの利得定
数比により回路の論理しきい値電圧が決定される
ごときレベル検出回路にある。
本発明の別の特徴は、さらに、信号入力端子と
第３電界効果トランジスタのゲートの間に第５の
電界効果トランジスタを接続すると共に、第３電
界効果トランジスタのゲートと第１電界効果トラ
ンジスタのドレインとの間にコンデンサを挿入し
た構成にある。
第３電界効果トランジスタのゲートの間に第５の
電界効果トランジスタを接続すると共に、第３電
界効果トランジスタのゲートと第１電界効果トラ
ンジスタのドレインとの間にコンデンサを挿入し
た構成にある。
以下図面により詳細に実施例を説明する。
第３図は本発明によるレベル検出回路の第一の
実施例であつて、Ｑ５，Ｑ６，Ｑ７，Ｑ８はそれ
ぞれ第１、第２、第３、第４の電界効果トランジ
スタ、ＣLは負荷容量、φpはプリチヤージ信号、
ＶDDは電源電圧、INは信号入力端子、OUTは逆
相信号出力端子である。トランジスタＱ５とＱ６
は互いに相手のトランジスタのドレインをゲート
に接続してフリツプ・フロツプを構成しており、
信号入力端子INに入力信号が印加される以前は
逆相信号出力端子OUTの負荷容量ＣLはトランジ
スタＱ８を介し、プリチヤージ信号φpでプリチ
ヤージ電圧に充電されている。そのため、トラン
ジスタＱ５が導通、トランジスタＱ６が非導通で
あり、入力トランジスタＱ７のソース電圧ＶN2は
０ボルト、出力信号ＶOUTはプリチヤージ電圧に
ある。また、プリチヤージ信号φpは負荷容量ＣL
の充電が終了すれば、トランジスタＱ８のしきい
値電圧以下の電圧となり、トランジスタＱ８を非
導通にする。
実施例であつて、Ｑ５，Ｑ６，Ｑ７，Ｑ８はそれ
ぞれ第１、第２、第３、第４の電界効果トランジ
スタ、ＣLは負荷容量、φpはプリチヤージ信号、
ＶDDは電源電圧、INは信号入力端子、OUTは逆
相信号出力端子である。トランジスタＱ５とＱ６
は互いに相手のトランジスタのドレインをゲート
に接続してフリツプ・フロツプを構成しており、
信号入力端子INに入力信号が印加される以前は
逆相信号出力端子OUTの負荷容量ＣLはトランジ
スタＱ８を介し、プリチヤージ信号φpでプリチ
ヤージ電圧に充電されている。そのため、トラン
ジスタＱ５が導通、トランジスタＱ６が非導通で
あり、入力トランジスタＱ７のソース電圧ＶN2は
０ボルト、出力信号ＶOUTはプリチヤージ電圧に
ある。また、プリチヤージ信号φpは負荷容量ＣL
の充電が終了すれば、トランジスタＱ８のしきい
値電圧以下の電圧となり、トランジスタＱ８を非
導通にする。
信号入力端子INに入力信号が印加され、入力
信号ＶINがトランジスタＱ７のしきい値電圧Ｖth
Ｑ７以上になるとトランジスタＱ７が導通し、トラ
ンジスタＱ７のソース電圧ＶN2は若干上昇する。
しかし、ＶN2がトランジスタＱ６のしきい値電圧
ＶthQ6以下であればトランジスタＱ６は非導通で
あり、出力信号ＶOUTはプリチヤージ電圧のまま
である。入力信号ＶINがさらに上昇し、トランジ
スタＱ７のソース電圧ＶN2がトランジスタＱ６の
しきい値電圧ＶthQ6以上になれば、トランジスタ
Ｑ６が導通して負荷容量ＣLの放電が開始する。
この時出力信号レベルＶOUTが立下り始め、回路
は入力信号レベルの検出動作を行う。出力信号Ｖ
OUTが立下り始めるとトランジスタＱ５，Ｑ６の
フリツプ・フロツプ作用のため、トランジスタＱ
７のソース電圧ＶN2が上昇し、出力信号ＶOUTは
急峻に立下る。
信号ＶINがトランジスタＱ７のしきい値電圧Ｖth
Ｑ７以上になるとトランジスタＱ７が導通し、トラ
ンジスタＱ７のソース電圧ＶN2は若干上昇する。
しかし、ＶN2がトランジスタＱ６のしきい値電圧
ＶthQ6以下であればトランジスタＱ６は非導通で
あり、出力信号ＶOUTはプリチヤージ電圧のまま
である。入力信号ＶINがさらに上昇し、トランジ
スタＱ７のソース電圧ＶN2がトランジスタＱ６の
しきい値電圧ＶthQ6以上になれば、トランジスタ
Ｑ６が導通して負荷容量ＣLの放電が開始する。
この時出力信号レベルＶOUTが立下り始め、回路
は入力信号レベルの検出動作を行う。出力信号Ｖ
OUTが立下り始めるとトランジスタＱ５，Ｑ６の
フリツプ・フロツプ作用のため、トランジスタＱ
７のソース電圧ＶN2が上昇し、出力信号ＶOUTは
急峻に立下る。
この回路の論理しきい値電圧ＶthL1はトランジ
スタＱ７のソース電圧ＶN2がトランジスタＱ６の
しきい値電圧ＶthQ6以上になる条件（ＶN2≧ＶthQ
６）を満足する入力信号ＶINの電圧である。トラ
ンジスタＱ７のソース電圧ＶN2はトランジスタＱ
５，Ｑ７の利得定数βの比で決定できる。
スタＱ７のソース電圧ＶN2がトランジスタＱ６の
しきい値電圧ＶthQ6以上になる条件（ＶN2≧ＶthQ
６）を満足する入力信号ＶINの電圧である。トラ
ンジスタＱ７のソース電圧ＶN2はトランジスタＱ
５，Ｑ７の利得定数βの比で決定できる。
すなわち、回路の論理しきい値電圧ＶthL1はト
ランジスタＱ５，Ｑ７の利得定数の比で決まる。
トランジスタＱ５，Ｑ７の負荷は大部分トランジ
スタＱ６のゲート容量ＣGQ6であり、逆相信号出
力端子OUTの負荷容量ＣLは直接負荷にはならな
い。一般的に、トランジスタＱ６のゲート容量Ｃ
GQ6は負荷容量ＣLより小さいので、トランジスタ
Ｑ５，Ｑ７の利得定数β５、β７は小さくてよ
い。さらに、負荷容量ＣLの放電は１個のトラン
ジスタＱ６のみで行うため、２個のトランジスタ
で放電する場合に比べ、トランジスタＱ６の利得
定数β６は1/2でよい。上述のように本発明の回
路はトランジスタの利得定数を小さくできるた
め、回路の占有面積は小さい。しかも、出力信号
ＶOUTの立下り時間ｔfは、トランジスタＱ５，Ｑ
６で構成されるフリツプ・フロツプの波形整形作
用のため高速化が容易である。また、トランジス
タＱ７の利得定数β７が小さいため、信号入力端
子の容量も小さくなり、前段回路（入力信号の発
生回路）の駆動能力は小さくてよい。一方、トラ
ンジスタＱ５，Ｑ７に流れる電流も小さくなり低
電力化が達成できる。さらに、トランジスタＱ７
のソース電圧ＶN2に着目すれば、入力信号と同相
の出力信号も得ることができる。
ランジスタＱ５，Ｑ７の利得定数の比で決まる。
トランジスタＱ５，Ｑ７の負荷は大部分トランジ
スタＱ６のゲート容量ＣGQ6であり、逆相信号出
力端子OUTの負荷容量ＣLは直接負荷にはならな
い。一般的に、トランジスタＱ６のゲート容量Ｃ
GQ6は負荷容量ＣLより小さいので、トランジスタ
Ｑ５，Ｑ７の利得定数β５、β７は小さくてよ
い。さらに、負荷容量ＣLの放電は１個のトラン
ジスタＱ６のみで行うため、２個のトランジスタ
で放電する場合に比べ、トランジスタＱ６の利得
定数β６は1/2でよい。上述のように本発明の回
路はトランジスタの利得定数を小さくできるた
め、回路の占有面積は小さい。しかも、出力信号
ＶOUTの立下り時間ｔfは、トランジスタＱ５，Ｑ
６で構成されるフリツプ・フロツプの波形整形作
用のため高速化が容易である。また、トランジス
タＱ７の利得定数β７が小さいため、信号入力端
子の容量も小さくなり、前段回路（入力信号の発
生回路）の駆動能力は小さくてよい。一方、トラ
ンジスタＱ５，Ｑ７に流れる電流も小さくなり低
電力化が達成できる。さらに、トランジスタＱ７
のソース電圧ＶN2に着目すれば、入力信号と同相
の出力信号も得ることができる。
第４図は本発明に係わるレベル検出回路の別の
実施例で、入力信号と同相の出力信号を得る場
合、同相出力信号の電圧を電源電圧ＶDDまで持ち
上げるための回路である。第４図の回路は第３図
の回路にトランジスタＱ９とコンデンサＣ１を付
加した回路である。第２の実施例の回路の論理し
きい値電圧ＶthL2は第１の実施例の回路の論理し
きい値電圧ＶthL1にトランジスタＱ９のしきい値
電圧ＶthQ9を加えた電圧である。第２の実施例の
回路では信号入力端子INの入力信号ＶINが論理
しきい値電圧ＶthL2以上になるとトランジスタＱ
５，Ｑ６で構成されるフリツプ・フロツプの波形
作用とコンデンサＣ１のブートストラツプ効果の
ため、同相出力信号であるトランジスタＱ７のソ
ース電圧ＶN2は急峻に立上り、電源電圧ＶDDまで
上昇する。トランジスタＱ９はＣ１のブートスト
ラツプ効果を効率良く行うためのダイオードの役
目をする。すなわちトランジスタＱ７のゲート電
圧が入力信号ＶINの１段落ち（ＶIN−ＶthQ9）以
上になると非導通となり、信号入力端子INとト
ランジスタＱ７のゲートを遮断する。
実施例で、入力信号と同相の出力信号を得る場
合、同相出力信号の電圧を電源電圧ＶDDまで持ち
上げるための回路である。第４図の回路は第３図
の回路にトランジスタＱ９とコンデンサＣ１を付
加した回路である。第２の実施例の回路の論理し
きい値電圧ＶthL2は第１の実施例の回路の論理し
きい値電圧ＶthL1にトランジスタＱ９のしきい値
電圧ＶthQ9を加えた電圧である。第２の実施例の
回路では信号入力端子INの入力信号ＶINが論理
しきい値電圧ＶthL2以上になるとトランジスタＱ
５，Ｑ６で構成されるフリツプ・フロツプの波形
作用とコンデンサＣ１のブートストラツプ効果の
ため、同相出力信号であるトランジスタＱ７のソ
ース電圧ＶN2は急峻に立上り、電源電圧ＶDDまで
上昇する。トランジスタＱ９はＣ１のブートスト
ラツプ効果を効率良く行うためのダイオードの役
目をする。すなわちトランジスタＱ７のゲート電
圧が入力信号ＶINの１段落ち（ＶIN−ＶthQ9）以
上になると非導通となり、信号入力端子INとト
ランジスタＱ７のゲートを遮断する。
上述のように、第２の実施例の回路は同相出力
信号が電源電圧ＶDDまで上昇するので入力信号に
対して増幅作用がある。さらに、同相出力信号が
急峻に立上るため、信号出力端子OUTの逆相出
力信号ＶOUTの立下り時間ｔfも高速化される。
信号が電源電圧ＶDDまで上昇するので入力信号に
対して増幅作用がある。さらに、同相出力信号が
急峻に立上るため、信号出力端子OUTの逆相出
力信号ＶOUTの立下り時間ｔfも高速化される。
なお、以上説明した実施例においてはプリチヤ
ージ信号φpを使用したダイナミツク回路であつ
たが、プリチヤージ信号の代りに電源電圧ＶDDを
用いたスタテイツク回路とすることも可能であ
る。
ージ信号φpを使用したダイナミツク回路であつ
たが、プリチヤージ信号の代りに電源電圧ＶDDを
用いたスタテイツク回路とすることも可能であ
る。
以上説明したように回路の論理しきい値を決定
するトランジスタＱ５，Ｑ７の負荷には出力端子
の大きな負荷容量が含まれない構成であるから、
トランジスタの利得定数を小さくできる。従つ
て、回路の占有面積が小さく、しかも回路に流れ
る電流も小さくなり、回路の高集積化、低電力化
が実現できる。また、本レベル検出回路の入力信
号を発生する前段回路の駆動能力を小さくできる
利点もある。さらにフリツプ・フロツプ構成であ
るから、入力信号に対して逆相および同相の出力
信号を同時にとりだすことができ、しかも、フリ
ツプ・フロツプの優れた波形整形作用と負荷容量
の放電路に１個のトランジスタが介在するのみで
あることから出力信号の立下りおよび立上り時間
を短くし、回路の高速化がはかれる利点がある。
するトランジスタＱ５，Ｑ７の負荷には出力端子
の大きな負荷容量が含まれない構成であるから、
トランジスタの利得定数を小さくできる。従つ
て、回路の占有面積が小さく、しかも回路に流れ
る電流も小さくなり、回路の高集積化、低電力化
が実現できる。また、本レベル検出回路の入力信
号を発生する前段回路の駆動能力を小さくできる
利点もある。さらにフリツプ・フロツプ構成であ
るから、入力信号に対して逆相および同相の出力
信号を同時にとりだすことができ、しかも、フリ
ツプ・フロツプの優れた波形整形作用と負荷容量
の放電路に１個のトランジスタが介在するのみで
あることから出力信号の立下りおよび立上り時間
を短くし、回路の高速化がはかれる利点がある。
第１図はレベル検出回路の動作説明図、第２図
は従来のレベル検出回路、第３図は本発明による
レベル検出回路、第４図は本発明による別のレベ
ル検出回路である。 Ｑ１〜Ｑ９；電界効果トランジスタ、Ｃ１；コ
ンデンサ、IN；信号入力端子、OUT；信号出力
端子、ＣL；負荷容量、ＶDD；電源電圧、φp；プ
リチヤージ信号。
は従来のレベル検出回路、第３図は本発明による
レベル検出回路、第４図は本発明による別のレベ
ル検出回路である。 Ｑ１〜Ｑ９；電界効果トランジスタ、Ｃ１；コ
ンデンサ、IN；信号入力端子、OUT；信号出力
端子、ＣL；負荷容量、ＶDD；電源電圧、φp；プ
リチヤージ信号。
Claims (1)
- 【特許請求の範囲】 １ フリツプフロツプを構成する第１及び第２の
電界効果トランジスタと、第１電界効果トランジ
スタのドレインと電源の間に挿入される第３電界
効果トランジスタと、第２電界効果トランジスタ
のドレインと電源との間に挿入される第４電界効
果トランジスタと、第３電界効果トランジスタの
ゲートに接続される信号入力端子と、第４電界効
果トランジスタのゲートに接続されるプリチヤー
ジ信号端子又は電源とを有し入力信号と同相およ
び逆相の信号出力端子をそれぞれ第１および第２
の電界効果トランジスタのドレインとする構成を
とり、第１および第３の電界効果トランジスタの
利得定数比により回路の論理しきい値電圧が決定
されることを特徴とするレベル検出回路。 ２ フリツプフロツプを構成する第１及び第２の
電界効果トランジスタと、第１電界効果トランジ
スタのドレインと電源の間に挿入される第３電界
効果トランジスタと、第２電界効果トランジスタ
のドレインと電源との間に挿入される第４電界効
果トランジスタと、第３電界効果トランジスタの
ゲートにソースが接続される第５電界効果トラン
ジスタと、当該第５電界効果トランジスタのゲー
トとドレインに接続される信号入力端子と、第３
電界効果トランジスタのゲートと第１電界効果ト
ランジスタのドレインとの間に挿入されるコンデ
ンサと、第４電界効果トランジスタのゲートに接
続されるプリチヤージ信号端子又は電源とを有
し、入力信号と同相及び逆相の信号出力端子をフ
リツプフロツプを構成する各電界効果トランジス
タのドレインとする構成をとり、第１および第３
の電界効果トランジスタの利得定数比により回路
の論理しきい値電圧が決定されることを特徴とす
るレベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7699478A JPS5554466A (en) | 1978-06-27 | 1978-06-27 | Level detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7699478A JPS5554466A (en) | 1978-06-27 | 1978-06-27 | Level detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5554466A JPS5554466A (en) | 1980-04-21 |
| JPS62467B2 true JPS62467B2 (ja) | 1987-01-08 |
Family
ID=13621323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7699478A Granted JPS5554466A (en) | 1978-06-27 | 1978-06-27 | Level detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5554466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106759A (ja) * | 1987-10-20 | 1989-04-24 | Akebono Brake Ind Co Ltd | アンチロック装置 |
-
1978
- 1978-06-27 JP JP7699478A patent/JPS5554466A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106759A (ja) * | 1987-10-20 | 1989-04-24 | Akebono Brake Ind Co Ltd | アンチロック装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5554466A (en) | 1980-04-21 |
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