JPS6244799A - Echo adder - Google Patents

Echo adder

Info

Publication number
JPS6244799A
JPS6244799A JP60184038A JP18403885A JPS6244799A JP S6244799 A JPS6244799 A JP S6244799A JP 60184038 A JP60184038 A JP 60184038A JP 18403885 A JP18403885 A JP 18403885A JP S6244799 A JPS6244799 A JP S6244799A
Authority
JP
Japan
Prior art keywords
adder
delay path
signal
output
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60184038A
Other languages
Japanese (ja)
Other versions
JPH0411038B2 (en
Inventor
一博 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pioneer Corp
Original Assignee
Pioneer Electronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pioneer Electronic Corp filed Critical Pioneer Electronic Corp
Priority to JP60184038A priority Critical patent/JPS6244799A/en
Publication of JPS6244799A publication Critical patent/JPS6244799A/en
Publication of JPH0411038B2 publication Critical patent/JPH0411038B2/ja
Granted legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、音声にIAJ#皆を付加する残響付加装置
に関するものであろう 〔従来技術〕 従来、この傭の装置として第3図に示すものがあった。
[Detailed Description of the Invention] [Technical Field] The present invention relates to a reverberation adding device that adds IAJ# to audio. [Prior Art] Conventionally, there has been a device for this purpose as shown in Fig. 3. Ta.

図において、1.2ri加JE!、3はBBD。In the figure, 1.2ri plus JE! , 3 is BBD.

シフトレジスタ、メモリ、等で構成される遅延路、4.
5は減衰器である。
4. Delay path consisting of shift register, memory, etc.
5 is an attenuator.

次に動作について説明するっ 入力された音声信号は、減衰器4によって減衰された信
号と加算51で加算され、遅延路3および減衰器5に入
力される。遅延路3によってj!延された信号は、減;
[45によって減衰された信号と加算器2で加算され、
出力されるとともに、減衰器4にも入力される。
Next, the operation will be explained.The input audio signal is added to the signal attenuated by the attenuator 4 in the adder 51, and is input to the delay path 3 and the attenuator 5. j! by delay path 3! The extended signal decreases;
[The signal attenuated by 45 is added by adder 2,
It is output and also input to the attenuator 4.

この残響付加装置の伝達関数H(jω)は、遅延路3の
遅延時間をT1減Ra4の減衰率をg1減衰器5の減衰
率を特徴とする特許 となり、この絶対値は IH(jω)1=1・・・・・・・・・・・・・・・・
・・・・・・・・・・・(2)となシ、周波数特性の平
坦を残響音が得られる。
The transfer function H(jω) of this reverberation adding device is a patent that is characterized by the delay time of the delay path 3 being T1, the attenuation rate of Ra4 being g1, the attenuation rate of the attenuator 5, and its absolute value is IH(jω)1 =1・・・・・・・・・・・・・・・
・・・・・・・・・・・・(2) As a result, reverberant sound with flat frequency characteristics can be obtained.

従来の残響付加装置は、以上のように構成されているの
で、これをディジタル信号処理で構成した場合、tfj
、衰i4.5ri、乗算器による処理となるが、ディジ
タル乗′x4に、高速なもの程高価であり、乗算処理回
数は少ない程好ましい。
The conventional reverberation adding device is configured as described above, so if it is configured using digital signal processing, tfj
, attenuation i4.5ri, processing is performed by a multiplier, but the faster the digital multiplication 'x4, the more expensive it is, and the fewer the number of times of multiplication processing, the better.

また、これをアナログ信号処理で構成した場合、減衰器
4.5は、抵抗減衰器となるが、素子のばらつきにより
、減衰器4と5の減衰率の絶対値を同じにし、周波数特
性を平坦にするためには、rJ4整を必要とするという
欠点があった。
In addition, when this is configured using analog signal processing, attenuators 4.5 become resistive attenuators, but due to variations in the elements, the absolute values of the attenuation rates of attenuators 4 and 5 are made the same, and the frequency characteristics are flattened. In order to do so, there was a drawback that rJ4 adjustment was required.

さらに、この櫨の残1#装置tは、第3図の様な周波数
特性が平坦な残響付加装置を、縦続接続することにより
、より一層の効果を奏するが、縦115!接続の段数に
比クリして、減衰器の数、遅延路の数が増力口するとい
う欠点があった。
Furthermore, this Azaki's remaining 1# device t can achieve even greater effects by cascade-connecting reverberation adding devices with flat frequency characteristics as shown in FIG. There is a drawback that the number of attenuators and delay paths is larger than the number of connection stages.

〔目 的〕 この発明は、上記のような従来のものの欠点を除去する
ために成さ、れたもので、周波数特性が平坦で、かつ乗
算回数の少ない、若しくriS整が不要であり、縦続接
続に伴う、構成回路の増加の割合の少ない残響付加装置
を提供することを目的としている。
[Purpose] This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and has a flat frequency characteristic, a small number of multiplications, and no need for riS adjustment. It is an object of the present invention to provide a reverberation adding device in which the number of component circuits increases little due to cascade connection.

〔実 施 例〕〔Example〕

以下、この発明の実施例を単独で用いた場合と、縦続接
続して用いた場合とに分けて説明する。
Hereinafter, the embodiments of the present invention will be explained separately for the case where they are used alone and the case where they are used in cascade connection.

第1図は、この発明を単独で用いた場合の一実施例であ
り、図において、1.2r!加$5.3.4はBBD、
 シフトレジスタ、メ七り等で構成される遅延路、5は
抵抗減衰器やディジタル乗算器等で構成される減衰器、
6ri信号の位相を反転させる位相長kWである。
FIG. 1 shows an example in which the present invention is used alone, and in the figure, 1.2r! +$5.3.4 is BBD,
5 is an attenuator consisting of a resistive attenuator, a digital multiplier, etc.;
This is the phase length kW for inverting the phase of the 6ri signal.

第2図は、この発明を複数、縦続接続して用いた場合で
あシ、図にお−て、1〜6は加算器、7〜10は、BB
Dシフトレジスタ、メモリ等で構成される遅延路、11
〜13は、抵抗減衰器やディジタル乗算器等で構成され
る減衰器、14〜16は、信号の位相を反転させる位相
反転器である。
FIG. 2 shows a case where a plurality of the present inventions are used in cascade connection. In the figure, 1 to 6 are adders, and 7 to 10 are BB.
Delay path consisting of D shift register, memory, etc., 11
13 are attenuators composed of resistive attenuators, digital multipliers, etc., and 14 to 16 are phase inverters that invert the phase of the signal.

次に、この発明の作用について説明する。Next, the operation of this invention will be explained.

まず、この発明の一実施例を単独で用匹た場合では、第
1図において入力された信号は、加算器1と遅延路3に
入力される。加算器1に人力された信号は、遅延路4の
遅延された信号と加算され、減衰55に人力される。
First, when one embodiment of the present invention is used alone, the signal inputted in FIG. 1 is inputted to the adder 1 and the delay path 3. The signal input to adder 1 is summed with the delayed signal of delay path 4 and input to attenuation 55.

減衰器5に入力された信号は、減衰されて加算器2に入
力される。−万、遅延路3に入力された信号は、遅延さ
れ、位相反転器6によって位相反転され、加算器2に入
力される。
The signal input to the attenuator 5 is attenuated and input to the adder 2. -10,000, the signal input to the delay path 3 is delayed, phase inverted by the phase inverter 6, and input to the adder 2.

加算器2によって加算された信号は、J!!延路4によ
って遅延され、その出力は、一方は加算器1に送られ、
もう一方は信号の出力となる。
The signal added by adder 2 is J! ! delayed by delay line 4, the output of which is sent to adder 1 on the one hand;
The other side becomes the signal output.

この系の伝達関数H(jω)rJ:、遅延路3.4の遅
延時間をT1減衰器5の減衰率をgとすると、 となり、この絶対値1)I(jω)1り=1     
    ・・・・・・・・−・・・(4)となり、周波
数に対する振幅特性が一定となる0次に、この発明の実
施列を複数で用いた場合におiて、ここでは3段縦続接
続した場合について説明する。
The transfer function of this system H(jω)rJ:, If the delay time of the delay path 3.4 is T1 and the attenuation rate of the attenuator 5 is g, then the absolute value 1) I(jω)1 = 1
・・・・・・・・・-・・・(4) When the amplitude characteristic with respect to frequency is constant and the zeroth order is used, in the case where a plurality of implementation columns of this invention are used, in this case, 3-stage cascade The case when connected will be explained.

第2図において、ブロックAは、第1図における加算器
2の出力を、第2の出力端子として設けたものである。
In FIG. 2, block A is provided with the output of adder 2 in FIG. 1 as a second output terminal.

ブロックBは、第1図における遅延路3を省略し、位相
反転器6の入力を、折たに、第2の入力端子として設け
、さらに第1図における力OJl器2の出力を第2の出
力端子として設けたものである。
In block B, the delay path 3 in FIG. 1 is omitted, the input of the phase inverter 6 is provided as a second input terminal, and the output of the force OJl device 2 in FIG. It is provided as an output terminal.

ブロックCri、第1図における遅延路3を省略し、位
相反転器60入力を析たに、第1の入力端子として設け
たものである。
In the block Cri, the delay path 3 in FIG. 1 is omitted, and the input of the phase inverter 60 is provided as the first input terminal.

ブロックAは、この発明の実施例を複数で用いた系の始
端で使用するブロックであり、ブロックCは、終端で使
用するブロックであり、ブロックBは、ブロックAとブ
ロックCの間に接続するブロックであり、3段より多く
縦続接続する場合には、このブロックBを追加接続すれ
ば良い。
Block A is a block used at the beginning of a system using a plurality of embodiments of the present invention, block C is a block used at the end, and block B is connected between block A and block C. If the blocks are connected in cascade in more than three stages, this block B may be additionally connected.

各ブロック間の接vcは、前段のブロックの第1の出力
0UTIを次段のブロックの第2の入力IN2へ、前段
のブロックの#c2の出力0UT2を次段のブロックの
第1の人力INIへ接続する。
The connection vc between each block is as follows: the first output 0UTI of the previous block is connected to the second input IN2 of the next block, and the output 0UT2 of #c2 of the previous block is connected to the first manual input INI of the next block. Connect to.

3段縦続接続の場合の伝達関数H(jω)は、第2図に
おいて、遅延路7〜10の遅延時間をT、減1lai1
.12.13の減衰率tそれぞれgx*g*・ g3 
とすると1 となり、この絶対値tH(jω)lは = 1                  ・・・・
・・軸・(6)となり、周波数に対する振幅特性が一定
となる。
In FIG. 2, the transfer function H(jω) in the case of three-stage cascade connection is given by the delay time T of delay paths 7 to 10,
.. 12.13 attenuation rate t, respectively gx*g*・g3
Then, it becomes 1, and this absolute value tH(jω)l is = 1...
... axis (6), and the amplitude characteristics with respect to frequency are constant.

なお、上記実施例では、遅延させたあと、位相反転を行
なっているが、位相反転のあとに遅延路を通しても艮い
In the above embodiment, the phase is inverted after the delay, but the delay path may also be passed after the phase inversion.

また、上記実施例では、位相反転した信号を加算器でm
算しているが、位相反転器を省略し、加算器のかわりに
引算器を設けてもよめ。
Furthermore, in the above embodiment, the phase-inverted signal is m
However, the phase inverter may be omitted and a subtracter may be provided in place of the adder.

さらに、上記実施例では、第2図において、遅延路10
の出方から、系の出方端子を設けたが、加算器6の出方
から糸の出方端子を設けても同様の効果を奏する。また
、第1図において遅延路4の出力から系の出方端子を設
けたが、加算器2の出力から糸の出力端子を設けても同
様の効果を奏する。
Furthermore, in the above embodiment, the delay path 10 in FIG.
Although a system output terminal is provided from the output side of the adder 6, the same effect can be obtained even if a thread output terminal is provided from the output side of the adder 6. Further, in FIG. 1, the output terminal of the system is provided from the output of the delay path 4, but the same effect can be achieved even if the output terminal of the thread is provided from the output of the adder 2.

〔効 果〕〔effect〕

以上のように、この発明によれは、第1図のように、単
体で用いる場合、減衰器を従来の半分である1個にする
ことができ、乗算回数を従来の半分に、若しくは抵抗域
!I器の調整を不要とすることができる・ また、第2図のように、複数縦続接続して用いる場合、
N段lt1続接続するとしたら、i!A延路を従来より
1系統多くするだけで、減衰器の赦をN/2個に減らす
ことができる。
As described above, according to the present invention, when used alone as shown in FIG. ! It is possible to eliminate the need for adjusting the I-device. Also, when using multiple devices connected in cascade as shown in Figure 2,
If you connect N stage lt1 series, i! By simply increasing the A extension path by one system compared to the conventional system, the number of attenuators can be reduced to N/2.

また、本発明の周波数特性は、f坦であるため、自然な
!!4t#効釆を得ることができる。
In addition, the frequency characteristics of the present invention are f-flat, so natural! ! 4t# effect can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例による残響付加装置を示す
ブロック図、第2図は、この発明の一実施例による残響
付加装置を複数個、縦続接続した場合のブロック図、第
3図は従来の残響付加装置を示すブロック図である。 1〜6・・・−710! 5 7〜10・・・・・・遅延路 11〜13・・・・・・減衰器
FIG. 1 is a block diagram showing a reverberation adding device according to an embodiment of the present invention, FIG. 2 is a block diagram showing a case where a plurality of reverberation adding devices according to an embodiment of the present invention are connected in cascade, and FIG. 3 is a block diagram showing a reverberation adding device according to an embodiment of the present invention. FIG. 2 is a block diagram showing a conventional reverberation adding device. 1~6...-710! 5 7-10...Delay path 11-13...Attenuator

Claims (1)

【特許請求の範囲】 1、信号の入力端子と出力端子との間に、第1の加算器
と減衰器と第2の加算器と第1の遅延路とを順次縦続接
続すると共に、第1の遅延路の出力を第1の加算器に与
え、さらに、入力端子の信号を第2の遅延路と位相反転
器を介して、前記第2の加算器に与えてなり、前記第1
の遅延路の遅延時間T_1と、前記第2の遅延路の遅延
時間T_2をT_1=T_2としたことを特徴とする残
響付加装置。 2、前記信号の出力端子を第1の出力端子とし、第2の
加算器の出力を第2の出力端子としたことを特徴とする
特許請求の範囲第1項記載の残響付加装置。
[Claims] 1. A first adder, an attenuator, a second adder, and a first delay path are sequentially connected in cascade between a signal input terminal and an output terminal; The output of the delay path of is applied to the first adder, and the signal of the input terminal is further applied to the second adder via the second delay path and the phase inverter,
A reverberation adding device characterized in that a delay time T_1 of the delay path and a delay time T_2 of the second delay path are set to T_1=T_2. 2. The reverberation adding device according to claim 1, wherein the output terminal of the signal is the first output terminal, and the output of the second adder is the second output terminal.
JP60184038A 1985-08-23 1985-08-23 Echo adder Granted JPS6244799A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60184038A JPS6244799A (en) 1985-08-23 1985-08-23 Echo adder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60184038A JPS6244799A (en) 1985-08-23 1985-08-23 Echo adder

Publications (2)

Publication Number Publication Date
JPS6244799A true JPS6244799A (en) 1987-02-26
JPH0411038B2 JPH0411038B2 (en) 1992-02-27

Family

ID=16146270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60184038A Granted JPS6244799A (en) 1985-08-23 1985-08-23 Echo adder

Country Status (1)

Country Link
JP (1) JPS6244799A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308479A (en) * 1989-05-26 1994-05-03 Isamu Iwai Sewage disposal apparatus employing circulating filter media

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308479A (en) * 1989-05-26 1994-05-03 Isamu Iwai Sewage disposal apparatus employing circulating filter media

Also Published As

Publication number Publication date
JPH0411038B2 (en) 1992-02-27

Similar Documents

Publication Publication Date Title
US7046723B2 (en) Digital filter and method for performing a multiplication based on a look-up table
US5805479A (en) Apparatus and method for filtering digital signals
US4062060A (en) Digital filter
JPS6244799A (en) Echo adder
US4764967A (en) Tone control system for sampled data signals
EP0791242B1 (en) Improved digital filter
JPH05327409A (en) Rate conversion method and its conversion circuit
US5148384A (en) Signal processing integrated circuit
EP0653121B1 (en) Digital audio synchroniser
US4757516A (en) Transversal equalizer
JPS6114689B2 (en)
JPS6352197A (en) Reverberation adder
JPS63103509A (en) Digital filter
JP2656251B2 (en) Signal level adjusting circuit and signal level adjusting method
Nakamura et al. An approach to the realization of a programmable fir digital filter
JPH0411039B2 (en)
JPH01284015A (en) Clock phase setting circuit
JPH0381326B2 (en)
JPH0797738B2 (en) Attention equipment
JPS59105174A (en) Convolutional arithmetic unit
JPS6134290B2 (en)
JPS63300616A (en) Digital interpolation device
SID-AHMED A hardware structure for the realization of recursive digital filters
JPS6074812A (en) Digital filter
JPH07297681A (en) Non-recursive digital filter

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees