JPS6243587B2

JPS6243587B2 -

Info

Publication number: JPS6243587B2
Application number: JP1744380A
Authority: JP
Inventors: Masami Suzuki; Noryoshi Oogata; Masamichi Kawakami
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1980-02-14
Filing date: 1980-02-14
Publication date: 1987-09-16
Also published as: JPS56114471A

Description

【発明の詳細な説明】

本発明はフアクシミリ送信機なかでも各ライン
の符号化の進行に応じて副走査が一定周期で行な
われない所謂可変副走査型のフアクシミリ送信機
に係り、特に副走査系の応答遅れを画信号処理系
で補正することを目的とする。近年の高速フアクシミリ装置では、画信号をモ
デイフアイドホフマン符号等により圧縮（冗長度
抑圧）符号化して伝送する方法が採用されてい
る。この場合、各ラインの符号化時間は画情報の
粗密に応じて変化するため、１ライン当りの伝送
時間が変化し、従つて、副走査方向の原稿送りは
一定周期とならず、所謂可変副走査となる。第１図はこのようなフアクシミリ送信機の概略
を示している。同図に於いて、１はCCPD等の自
己走査素子を備える読取回路、２はその画信号出
力を２値化する２値化回路、４はその出力（２値
化画信号）が循環的に順次書込まれる３個のライ
ンメモリM₁〜M₃及びその書込み読出し制御回路
Ｒ／Ｗを含むラインメモリ群、５はこのメモリ群
から循環的に順次読出される各１ライン分の画信
号を符号化する符号化回路である。上記メモリ群
４が３個のラインメモリを有しているのは、第１
図の装置では２次元の符号化（所謂MR方式）を
想定しているので、書込みのための１ライン分
（書込みライン）と、符号化のために読出される
１ライン分（符号化ライン）と、その符号化時に
符号化ラインの１ライン前の画信号を読出して参
照するための１ライン分（参照ライン）の合計３
ライン分のメモリが必要なためである。そして、
前記ラインメモリM₁〜M₃の各々が上記各ライン
に順次対応して書込みと読出しが行なわれるよう
に前記制御回路Ｒ／Ｗによつて切換え（ラインチ
エンジ）られるようになつている。さて、斯る第１図の装置に於いて、読取回路１
は第２図のスタートパルスTHによつて読取り
（画信号の蓄積）を開始すると共に、その一つ前
の読取期間に蓄積された画信号の転送を開始して
２値化回路２に送る。従つて、例えば第２図のts
〜to期間に読取られた或るａラインの画信号は次
のt₀〜t₁期間に２値化回路２で２値化されてライ
ンメモリ群４の何れかのメモリに書込まれること
になる。第２図の“WRITE”で示す斜線の期間
は上記メモリ群４の何れか一つのメモリが書込み
状態にあることを表わしている。今、ここでは上
記ａラインの画信号はメモリM₁に書込まれると
する。一方、第２図のMPは副走査駆動用のモータパ
ルスであり、このパルスは符号化回路５での１ラ
イン分の符号化動作が終了した後の最初のスター
トパルスTHに同期して発生されるようになつて
いる。その際、このモータパルスMPが一定周期
で発生されないのは、１ライン分の符号化時間が
各ラインの画情報の粗密に応じて変化するからで
ある。ただし、１ライン分の最小符号化時間（最
小伝送時間）が予め決められており、前述のスタ
ートパルスTHの周期（Ｔ）がこの最小符号化時
間（例えば20ｍ秒）に等しいか若干短くなるよう
に設定されている。従つて、上記モータパルス
MPの最小パルス間隔は上記スタートパルスTH
の１周期（Ｔ）に略一致する。このため、今、前記モータパルスMPによつて
駆動されるパルスモータ６（第１図参照）で代表
される副走査機構に応答遅れが全く存在しないと
すれば、第２図のようになる。即ち、t₀〜t₃期間
では、メモリM₃（第２図の符号化ライン参照）
から読出される画信号の符号化が行なわれるた
め、モータパルスMPが発生しない。従つて、ａラインの次のｂラインが読取回路１
で３回続けて読取られ、モータパルスMPの次の
発生t₃後のt₃〜t₄の期間に、そのｂラインの画信
号がメモリM₂（第２図のWRITE及び書込みライ
ン参照）に書込まれる。以下、同様にして次のＣ
ライン以後の各ラインの画信号がM₃，M₁，M₂，
M₃，……と云うようにラインメモリ群４の各メ
モリM₁〜M₃に循環的に順次書込まれて行く。そ
して、その一つのメモリの書込み時に他の二つの
メモリに既に書込まれている画信号が次々に読出
されて行く。従つて、読取回路１で読取られた各
ラインが符号化回路５で順次符号化されて行くこ
とになる。ところが、前述の副走査機構には、パルスモー
タの答速度及び伝達ベルトのテンシヨン等に起因
する10〜20ｍ秒程度の応答遅れがあり、これを機
械的に解消することは困難である。このため、現
在のフアクシミリ送信機では、この副走査機構の
時間遅れの整数倍または整数分の１になるように
前述の最小符号化時間（≒Ｔ）を設定している訳
であるが、これだけでは次のような問題がある。
次に、それを説明する。第３図は先の副走査機構での遅れ（ｒ）がスタ
ートパルスTHの１周期（Ｔ）に等しい場合につ
いて第２図と同様に示す図である。即ち、同図の
場合は、モータパルスMPが発生した各時点から
Ｔ時間だけ遅れて副走査機構が１ライン進むから
モータパルスMPと各ラインａ，ｂ，ｃ……との
関係は図示のようになる。従つて、同図から判る
ように、ｂ及びｆラインの画信号が２度続けてラ
インメモリ群４に書込まれたり、ｅ及びｇライン
の画信号が上記メモリ群４に書込まれないと云う
ような不都合が生じることになる。このことは同
一ラインが２度続けて符号化されたり、特定のラ
インの符号化が行なわれずに受信側に伝送される
ことを意味する。従つて、送信側において、例え
ば第９図イのような斜線を読取つた場合に受信側
では同図ロの如き画像として記録再現されること
になる。また、第４図は副走査機構での遅れ（ｒ）がｒ
＝2Tの場合を示している。この場合、モータパ
ルスMPと前記各ラインａ，ｂ，ｃ……の関係は
図示のようになるから、受信側で記録再現される
画像は第９図ハのようになる。そこで、本発明は、このような副走査機構の応
答遅れに起因する誤動作を解消したフアクシミリ
送信機を提案するものであり、以下、その詳細を
第５図〜第８図を参照して説明する。第５図は副走査機構での遅れ（ｒ）がｒ＝2T
の場合の実施例の概略を示しており、この実施例
では次の点を特徴としている。即ち、先の第１図
の場合と同一構成の２値化回路２とラインメモリ
群４との間に４個のラインメモリB₁〜B₄とその
制御回路Ｒ／Ｗを含む新たなラインメモリ群３を
設け、その各メモリに上記２値化回路２からの画
信号を循環的に順次書込む際に、前述のモータパ
ルスMPを２丁だけ遅延させたタイミングでライ
ンチエンジを行い、且つ、その書込まれた各メモ
リを読出す際に上記パルスMPのタイミングでラ
インチエンジを行うと共に、その書込みと読出し
を独立して行なわせるようにした点がそれであ
る。さて、この第５図の装置に於いて、第６図のto
時に発生されたモータパルスMPによつて副走査
が１ライン進められるのはto時から2T遅延したt₂
時であるから、t₁〜t₂期間に読取回路１で読取ら
れるのはａラインである。今、ラインメモリ群３で書込みが行なわれるラ
イン（書込みライン）と読出しが行なわれるライ
ン（読出しライン）に対応するメモリが、第６図
の関係（この書込みラインと読出しラインの初期
設定については後述する）にあるとすると、この
メモリ群３は前述の如くモータパルスMPを2Tだ
け遅延せしめたタイミングでラインチエンジさ
れ、その直後に２値化回路２から導出された画信
号が書込まれるようになつているから、前述のａ
ラインの画信号はt₂〜t₃期間に上記メモリ群３の
メモリB₁に書込まれる（Ｂ−書込みライン参
照）。そして、この画信号はt₅〜t₆期間に読出され
（Ｂ−読出しライン参照）、他方のラインメモリ群
４のメモリM₁に書込まれる（Ｍ−書込みライン
参照）。一方、t₄〜t₅期間に読取られたｂラインはt₅〜t₆
期間にメモリB₂に書込まれたのちt₆〜t₇期間に読
出されてメモリM₂に書込まれ、以下、同様にし
てＣライン以下の各ラインが第１のラインメモリ
群３を介して第２のメモリ群４に順次転送されて
行く。その際、第１のラインメモリ群３内の同一
メモリの書込みと読出しが同時に行なわれないよ
うに配慮されている。即ち副走査機構の遅れｒ＝
2Tに対して第１のメモリ群３に４個のメモリB₁
〜B₄を使用した理由がそこにある。ところで、読取回路１で読取られた各ラインの
画信号が上述の如く第２のラインメモリ群４の各
メモリM₁〜M₃に順次正確に書込まれて行くため
には、第１のメモリ群３の書込みラインと読出し
ラインが読取開始時に所定の関係になるように設
定されなければならない。第１ラインメモリ群３
のこのような初期設定を次に第７図と第８図を参
照して説明する。第７図は第５図の第１ラインメモリ群３内の具
体的構成の一例を示すものである。同図に於いて
B₁〜B₄は前述した４個のラインメモリ、TCKは
画信号VIに同期した転送クロツクでメモリB₁〜
B₄の書込みおよび読出しのアドレスクロツクと
なる。ADはクロツクTCKをカウントするカウン
タで、メモリB₁〜B₄のアドレスカウンタとな
る。このカウンタはTHがハイの期間クリアされ
る。第５図のブロツクＲ／Ｗで示される制御回路
は、前述のスタートパルスTHとモータパルス
MPを得てメモリB₁〜B₄へのライトイネーブル信
号を作成する書込み回路７と、そのライトイネー
ブル信号を上記モータパルスMPから2T遅れたタ
イミングで、前記各メモリB₁〜B₄に順次切換え
て印加して行く書込み分配回路８と、モータパル
スMPと符号化開始信号CSTを得て前記各メモリ
B₁〜B₄から読出される４ライン分の画信号の一
を順次選択して導出する読出し選択回路９から構
成されている。前記書込み回路７はスタートパルスTHをクロ
ツク入力としモータパルスMPのインバータI₁に
よる反転出力をプリセツト入力とするＤフリツ
プ・フロツプF₁と上記スタートパルスTHのイン
バータI₂による反転出力をクロツク入力とする３
個のＤフリツプ・フロツプF₂〜F₄を縦続接続し
た構成である。フリツプフロツプF₁〜F₄はモータパルスMPか
ら2T遅れたタイミングを発生させるＤフリツプ
フロツプである。即ち、THのハイの期間にモー
タパルスMPが入力されることにより、フリツプ
フロツプF₁の出力はMPがハイになつた時点か
ら次のTHの立上り時点まで“０”となる。これ
をTHの反転信号をクロツク入力とするフリツプ
フロツプF₂〜F₄で順次THの立下り毎にラツチし
て行き、フリツプフロツプF₄のＱ出力ではMPの
タイミングから2T遅れた書き込みのタイミング
が発生される。また、前記分配回路８は、上記インバータI₂及
びＤフリツプフロツプF₄の各出力を二入力とす
るオアゲートO₁の出力をクロツク入力とし前記
符号化開始信号CSTをクリア入力として図示の
如く接続された４個のＤフリツプ・フロツプF₅
〜F₈と、その２個のフリツプ・フロツプF₅，F₆
の出力を切換制御信号とするデマルチプレクサ
DMと、その各出力Y₁〜Y₄を一入力とし前記信号
CSTを他入力とする４個のアンドゲートA₁〜A₄
から構成される。上記のフリツプフロツプF₅〜F₈はＤフリツプ
フロツプであり、書込み分配制御回路を構成して
いる。即ち、フリツプフロツプF₅のＱ出力はフ
リツプフロツプF₆のＤ入力に、フリツプフロツ
プF₆の出力はフリツプフロツプF₇のＤ入力
に、フリツプフロツプF₇のＱ出力はフリツプフ
ロツプF₈のＤ入力に、そして、フリツププフロ
ツプF₈の出力はフリツプフロツプF₅のＤ入力
に接続されている。また、フリツプフロツプF₅
のＱ出力とフリツプフロツプF₆のＱ出力とフリ
ツプフロツプF₆のＱ出力がデマルチプレクサDM
のＡ入力、Ｂ入力に夫々接続されている。フリツ
プフロツプF₅〜F₈はクロツク入力およびクリア
入力がすべて共通であり、これによりクリア状態
（CST≠０の状態）ではＡ＝０、Ｂ＝０となつて
いる。従つて、CST＝１となつた以降モータパ
ルスMPが出力されて、2T後、ライトイネーブル
WEがローレベルとなつて書込み動作が行なわれ
る毎に、THの反転出力とWEを入力とするオア
ゲートO₁出力がクロツクとなつて、フリツプフ
ロツプF₅〜F₈に印加されるため、メモリへの書
込みが終了した直後のTHの立下りに同期して、
順次以下の表のような分配の制御がなされる。

【表】

【表】一方、前記選択回路９は、モータパルスMPを
クロツク入力とし前記信号CTSをクリヤ入力と
して図示のように接続された４個のＤフリツプ・
フロツプF₉〜F₁₂と、その２個のフリツプフロツ
プF₉，F₁₀の出力を切換制御信号とするマルチプ
レクサMXから構成されている。フリツプフロツプF₉〜F₁₂はＤフリツプフロツ
プであり、選択制御回路を構成している。即ち、
フリツプフロツプF₉のＱ出力はフリツプフロツ
プF₁₀のＤ入力に、フリツプフロツプF₁₀の出力
はフリツプフロツプF₁₁のＤ入力に、フリツプフ
ロツプF₁₁のＱ出力はフリツプフロツプF₁₂のＤ入
力に、そしてフリツプフロツプF₁₂の出力はフ
リツプフロツプF₉のＤ入力に接続されている。
また、フリツプフロツプF₉のＱ出力とフリツプ
フロツプF₁₀のＱ出力がマルチプレクサMXのＡ
入力、Ｂ入力に夫々接続されている。フリツプフ
ロツプF₉〜F₁₂はクロツク入力およびクリア入力
がすべて共通であり、これによりクリア状態
（CST＝０の状態）ではＡ＝０、Ｂ＝０となつて
いる。従つて、CST＝１となつた以降は、モー
タパルスMPによるクロツクが入るごとに以下の
表のような選択の制御がなされる。

【表】また、この第７図の回路では、同図の左下に示
すようにモータパルスMPはスタートパルスTH
のパルス幅内に収まるようなパルス幅に設定され
ている。さて、この第７図の回路に於いて、第８図に示
す符号化開始信号CSTがローレベルの期間、即
ち、符号化開始前が初期設定の状態である。この
状態では、画信号VIはアンドゲートでマスクさ
れるので、メモリB₁〜B₄へ入力は白信号を示す
“０”となり、また書込み分配回路８中のアンド
ゲートA₁〜A₄の出力が全てローレベルとなるた
め、スタートパルスTHの１パルス毎にメモリB₁
〜B₄へはすべて“０”が一斉に書かれる。この時、書込み分配回路８のデマルチプレクサ
DMと読出し選択回路９のマルチプレクサMXは
いずれもメモリB₁を指定すべく待機状態にあ
る。前記符号化開始信号CSTがハイレベルになる
と、スタートパルスTHの次のタイミング即ちto
時から符号化回路（第５図の５）の符号化動作が
開始される。即ち、to時にモータパルスMPの最
初のパルスが発生（第８図参照）し、このパルス
に応答して読出し選択回路９のマルチプレクサ
MXは出力側Ｙを入力側のC₁（初期設定状態）か
らC₂に切換え、それによつてメモリB₂から読出
された１ライン分に亘つて全て“０”（これを全
白と称す）の信号がto〜t₁期間に第５図の第２ラ
インメモリ群４のメモリM₁に書込まれる（第８
図のＭ−WRITE参照）。なお、to時には、第６図のＭ−符号化ラインか
ら判るように、第２メモリ群４のメモリM₃から
符号化回路５への転送が開始されるが、これにつ
いては後述する。 t₁の時点では、この例において、最初のライン
符号化が終了していないという前提で図示してお
り、第１メモリ群Ｂの読出しラインおよび第２メ
モリ群Ｍの読み出し書き込みのラインチエンジは
発生しないし、モータパルスMPも出力されな
い。また、モータパルスMPを出力したt₀時点よ
り2T期間経過していないので、第１メモリ群へ
の画信号VIの書込みもなされない。次に、t₂〜t₃期間では書込み回路７の出力即ち
メモリB₁〜B₄へのライトイネーブル信号（第８
図のWE）がローレベルとなる。この時、書込み
分配回路８は前述の初期設定によつてメモリB₁
を指定するようになつているから、上記信号WE
はこの分配回路のアンドゲートA₁の出力として
現われる。一方、上記t₂〜t₃期間に第５図の２値化回路２
から導出される画信号（第８図のVI）は先に説
明した如くt₁〜t₂期間に読取られたもの（第８図
のMP参照）であるから、ａラインの画信号であ
る。従つて、このａラインの画信号がそのt₂〜t₃
期間にメモリB₁に書込まれることになる。次に、t₃時には第２ラインメモリ群４のメモリ
M₁から読出された画信号の符号化が始まる（第
６図の符号化ライン参照）。同時に、このt₃時に
発生されたモータパルスMPに応答して読出し選
択回路９のマルチプレクサMXが次のC₃に切換わ
るので、第１ラインメモリ群のメモリB₃の全白
信号の読出しが開始され、この信号が第２メモリ
群４のメモリM₂に書込まれる（第８図のＭ−
WRITE参照）。次に、t₄時では上記メモリM₂から読出された全
白信号の符号化が開始される（第６図の符号化ラ
イン参照）。同時に、このt₄時に発生されたモー
タパルスMPに応答してマルチプレクサMXが次
のC₃に切換わるので、メモリB₄の全白の信号がt₄
〜t₅期間に読出され、この信号がメモリM₃に書込
まれる。一方、書込み回路７の出力信号WEはt₃〜t₅期
間ではハイレベルとなつているので、第１ライン
メモリ群のメモリB₁〜B₄は何等書込みが行なわ
れない。そして、t₅時には上記信号WEがローレ
ベルとなり、書込み分配回路８はモータパルス
MPから2T遅れたタイミングで切換わるようにな
つているので、そのローレベルの信号WEはアン
ドゲートA₂の出力として現われる。このため、t₅
〜t₆期間では第５図の２値化回路２から導出され
るｂラインの画信号（第８図のMP参照）が第１
ラインメモリ群のメモリB₂に書込まれる。また、上記t₅〜t₆期間ではメモリM₃から読出さ
れた全白信号の符号化が行なわれ、同時にメモリ
B₁から前述と同様にしてａラインの画信号が読
出されてメモリM₁に書込まれる。更に、t₆時ではメモリM₁から読出されたａライ
ンの符号化が開始され、同時にメモリB₂から読
出されたｂラインのメモリM₂への書込みが開始
される。そして、以下、同様に進行して行く。このように、第７図の回路を採用した場合に
は、符号化動作の開始から４ライン目までを除く
と、読取回路で読取られた各ラインの画信号を順
次正確に符号化できることになる。しかも、その
最初の４ライン分は全白即ち画情報なしの信号と
して符号化回路に送られるので、この各信号をそ
のまま符号化して受信側に伝送したとしても、４
ライン分と云う非常に短かい長さであるので、記
録画に何等影響を与えることはないし、また、特
にそれが問題となる場合には、その４ライン分に
ついては符号化を行なわず、第２ラインメモリ群
への転送だけを行うようにすることによつて容易
に解決できる。また、符号化回路には前述の如く最初にメモリ
M₃から転送が行なわれるので、符号化の開始に
先立つてこのメモリM₃に予め全白信号を書込ん
でおいた方が好ましいが、僅か１ラインのことで
あるので、特にそのような考慮をしなくても、記
録画に重大な影響を与えることはない。更に、先の実施例は、副走査機構の遅れ（ｒ）
がｒ＝2Tの場合であるが、ｒ＝Ｔの場合には第
１のラインメモリ群は３個のメモリで構成できる
し、また、符号化回路が１次元の符号化（所謂
MH方式）を行う場合には第２のラインメモリ群
のメモリは２個でよく、それに応じて第１のライ
ンメモリ群の個数も少なくできる。以上の如く、本発明のフアクシミリ送信機に依
れば、副走査機構の応答遅れに起因する画信号符
号化時の誤動作を解消することができ、しかも、
それを比較的低速アクセスのバツフアメモリを使
用することによつて安価に実現できると云う利点
がある。

【図面の簡単な説明】

第１図は従来のフアクシミリ送信機の要部概略
構成を示し、第２図〜第４図はその動作タイムチ
ヤートである。第５図は本発明によるフアクシミ
リ送信機の要部概略構成を示し、第６図はその動
作タイムチヤートである。第７図は第５図の主要
部の一実施例を示し、第８図はその動作タイムチ
ヤートである。第９図は第１図の従来装置の誤動
作を説明するための図である。３……第１のラインメモリ群、４は第２のライ
ンメモリ群、７……書込み回路、８……書込み分
配回路、９……読出し選択回路。

Claims

【特許請求の範囲】１１ライン分の画信号の符号化が終了する毎に
副走査を進めて行く可変副走査型のフアクシミリ
送信機であつて、原稿を一定周期で読取つて得た画信号を２値化
して導出する２値化回路と２値化後の画信号を１
ライン分ずつ符号化する符号化回路の間に第１の
ラインメモリ群と第２のラインメモリ群を設け、
第１のラインメモリ群は、符号化回路の符号化方
式と副走査系の応答遅れとに対応した数のメモリ
を備え、その各メモリに副走査駆動パルスから一
定時間遅延したタイミングで前記２値化後の各１
ライン分の画信号が順次書込まれ、且つ、その既
に書込まれたメモリの一つが前記駆動パルスのタ
イミングで順次読出されるように制御され、第２のラインメモリ群は、符号化回路の符号化
方式に対応した数のメモリを備え、その各メモリ
に前記駆動パルスのタイミングで第１のメモリ群
から読出された画信号が順次書込まれ、且つ、そ
の書込時に既に書込まれているメモリの一つが順
次読出されるように制御され、この第２のメモリ群から読出された画信号を前
記符号化回路に導入するようにした事を特徴とす
るフアクシミリ送信機。