JPS6239748B2

JPS6239748B2 -

Info

Publication number: JPS6239748B2
Application number: JP56171907A
Authority: JP
Inventors: Hideo Yoshida; Hisao Kunida
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1981-10-26
Filing date: 1981-10-26
Publication date: 1987-08-25
Also published as: JPS5872199A

Description

【発明の詳細な説明】この発明は音声合成集積回路に関し、特に合成
音を最終的にアナログ音声信号として取り出す部
分の改良に関する。

従来、合成音信号をアナログ信号として出力端
子より出力する音声合成用の大規模集積回路
（LSI）はよく知られている。このようなLSIを使
用すれば、出力端子に音声増幅回路を接続するこ
とでスピーカより合成可聴音を出力することがで
きる。しかし、集積度を増すためにMOS構造、
特にCMOS構造を採用すると、出力インピーダン
スは大きく、電流を大きくとれない欠点がある。
そのため、外部接続する音声増幅回路は比較的規
模の大きい複数な回路とならざるを得ず、全体の
回路構成を単純化しコンパクトな機器にまとめあ
げようとする要請に反する。

そこで、この発明の主たる目的は、外部接続す
る音声増幅回路を極めて簡単化できるように音声
合成集積回路を改良することにある。

この発明を要約すれば、少なくとも合成音を最
終的にアナログ音声信号として取り出しうる第１
の端子を備えるMOS構造の集積回路において、
前記アナログ音声信号をインピーダンス変換して
第２の端子へ取り出しうるインピーダンス変換回
路を設けたことを特徴とする。

以下、この発明を実施例に基づいて説明する。

第１図は一実施例の音声合成LSIを含む電子卓
上計算機のブロツク図である。この電卓は計算式
や計算結果等を音声報知できる。図において、１
０は１チツプLSIで構成される音声合成及びその
他のコントローラであり、このコントローラ１０
は各種外部接続端子を備えている。Ａはアドレス
バス，Ｄはデータバス，CEはチツプイネーブル
信号ラインであり外部にリードオンリーメモリ
（ROM）２０が接続される。DAは音声信号出力
ラインであり音声増幅回路３０と接続される。こ
の増幅回路３０の出力ラインにスピーカ４０が接
続される。またF₁は音声増幅回路３０の電源を
制御するための信号でありコントローラ１０の出
力ポートの一つの端子から導出されている。Ｔは
ストローブ信号出力ライン、Ｋはキーリターン信
号ラインであり操作入力手段としてのキー入力装
置５０に接続されている。Ｈはコモン信号ライ
ン、Ｓはセグメント信号ラインであり表示手段た
とえば液晶表示装置６０に接続されている。
ROM２０には、電卓として動作させるメインプ
ログラムとデイジタルの音声データとが予め記憶
されている。ワンチツプで音声合成LSIとしても
機能するコントローラ１０には、内蔵ROM，リ
ードライトメモリ（RAM），演算制御回路
（ALU）等を含み、内蔵ROMには音声合成制御
のためのプログラムが予め記憶されている。コン
トローラ１０は、このような構成であるので、音
声を発する電子機器のコントローラとして汎用性
をもつ。言い換えれば機器が異なり出力すべき合
成音の言葉が異なり、また仕様も異なる場合であ
つても、外部ROM２０の内容を変え、キートツ
プの表示を変え、表示部のセグメント構成を変え
るだけで、コントローラ１０そのものは何ら変更
することなく使用することもできる。電子機器と
しては上記音声電卓に限らず、電子玩具，テレビ
ゲーム，時計，電子式学習機，電子式翻訳機，電
子式金銭登録機，自動販売機等に適用できる。

第２図はコントローラ１０のシステム構成の詳
細ブロツク図である。図において、１１は音声合
成制御を行なうためのアルゴリズム（処理プログ
ラム）を予め記憶する内蔵ROMであり、16ビツ
ト長512ステツプの容量をもつ。A₁〜A₁₄は外部
ROM２０へアドレス信号を出力するアドレス信
号端子であり、D₁〜D₈は外部ROM２０よりデー
タを続み込むためのデータ信号端子である。PC
はプログラムカウンタで内蔵ROM１１内の音声
合成制御用のアドレス及び外部ROM２０のメイ
ンプログラムのアドレスを指示する。一方、DP
はデータポインタであり、外部ROM２０に収録
されている音声データの位置（アドレス）を指示
する。１２はRAMであり８ビツト×64＝512ビツ
トの容量をもつ。このRAM１２には、音声合成
制御のために使用される領域１２ａ，電卓演算の
ために使用される領域１２ｂ，及び表示用の領域
１２ｃが予め割り当てられている。表示用の領域
１２ｃの各ビツトは液晶表示装置６０の各セグメ
ンに対応しており、この領域１２ｃに表示パター
ンを書き込むことによりそのパターンの表示が行
なわれる。また、領域１２ａ，１２ｂは制御や演
算のときにレジスタやフラグとして用いられる。
ＢはRAM１２のアドレスレジスタであり、ま
た、SPはスタツクポインタである。スタツクポ
インタSPは、RAM１２のある領域をサブルーチ
ン用のスタツクとして使用する場合があり、その
場合そのアドレス位置を指示する。

１３は内部データーバス１８の信号，内蔵
ROM１１より出力される信号，およびアキユム
レータＡより出力される信号に対して算術論理演
算を行なう演算回路（ALU）である。またＪは
判別用フリツプフロツプ，Ｈは４ビツト目からの
キヤリー（ハーフキヤリー）フリツプフロツプ，
ｃはキヤリーフリツプフロツプである。

１４はインストラクシヨンデコーダであり、内
蔵ROM１１より出力される上位８ビツトのオペ
コードをデコードし、マイクロオーダーを出力す
る。

１７はパワーコントロール部であり、内蔵した
クロツクジエネレータCGへ制御信号を与えシス
テムクロツクφ_１，φ_２の生成／停止を制御する
とともに表示用電源のON／OFF等の制御も行な
う。すなわち、演算中はシステムクロツクφ_１，
φ_２が出力され、システム全体が動作する。また
表示中の状態では、システムクロツクの発生を停
止させることにより、表示制御部のみ動作させ
る。このLSIはＣ―MOSで構成されているため、
このようなシステムクロツクの停止制御により電
力消費を低く押えることができる利点がある。
VGGはこのLSIのマイナス電源端子であり論理レ
ベルのロウレベルＬに対応する。CG１，CG２は
内蔵クロツクジエネレータCGを発振させるため
の抵抗或いはセラミツクフイルタを接続する端子
である。ちなみに、この発振周波数は131KHzに
選ばれている。OSCは時計機能のためのオシレ
ータであり、この発振信号は分周器DIVにより分
周される。X₁，X₂は水晶発振子を接続する端子
である。なお、分周器DIVの入力部には予めPLA
（Programmable Logic Array）が形成されてお
り、製造工程で適宜設計することにより、内蔵ク
ロツクジエネレータCG又はオツシレータOSCの
いずれかの出力を分周しうる構成である。時計機
能として用いる場合には、分周器DIVの最終段か
らは、１秒信号1Sが出力される。BPは液晶表示
装置５０のコモン信号発生回路であり、H₁〜H₄
はコモン信号出力端子である。またBPは、RAM
の表示用領域のアドレス信号も出力する。SBは
表示用記憶領域１２ｃからの表示データを一時蓄
え、液晶表示装置６０へセグメント信号を高エネ
ルギーで与えるバツフアであり、S₁〜S₂₅は液晶
表示装置のセグメント端子と接続される端子であ
る。Kiは６ビツトの入力ポートであり、端子K₁
〜K₆にはキー入力装置５０が接続され、キーリ
ターン信号が入力される。Tiは８ビツトの出力
ポートであり、端子T₁〜T₈にはキー入力装置５
０が接続され、キーストローブ信号が出力され
る。Fiは４ビツトの出力ポートであり、本例の
場合はF₄より外部ROMへアドレス信号の最上位
ビツトの信号が出力される。PViはALU１３より
出力される８ビツトの音声データをラツチするラ
ツチ回路である。１５はＤ／Ａコンバータであ
り、DAiはＤ／Ａコンバータ１５の出力であるア
ナログ変換された音声信号を導出するための端子
である。１６は本発明の特徴をなすインピーダン
ス変換回路であり、端子DAiとDAo間に帰還抵抗
を接続することにより、外部に簡単な増幅回路を
接続するだけでスピーカを駆動することができ
る。CEoは外部ROM２０にチツプイネーブル信
号を出力する端子であり、図示はしないが、チツ
プイネーブル信号発生回路がマイクロオーダによ
つて動作するようにしている。

なお、端子TEST₁，TEST₂はこのLSIを試験
するときに使用する端子である。また、図中のブ
ロツク等において小数字で示すものはビツト数を
示している。さらに、第２図中１つの端子に対し
〜記号で複数の信号名を示しているが、１つの端
子で代表させて図示したものである。たとえば、
K₁〜K₆について具体的に言えば、K₁，K₂，K₃，
K₄，K₅，K₆の信号に対応して６個の端子（信号
名を端子名とも共用している）を設けている意味
である。

第３図は内蔵ROM１１と外部ROM２０のアド
レスマツプの概略を示す。内蔵ROM１１は容量
が1Kバイトである。音声合成制御プログラムは
１ステツプ16ビツト長であり、アドレス0000〜
01FFまでの領域VPに予め書き込まれている。外
部ROM２０では、MPは電卓として機能させるた
めのメインプログラムの記憶領域であり、VD
１，VD２はそれぞれ音声データの記憶領域であ
る。前述のプログラムカウンタPCは前記VPと
MPのプログラム領域のアドレスを指定し、一方
データポインタDPは外部ROM２０の全領域のア
ドレスを指定する。つまり、データを外部ROM
２０から読み込む際はデータポインタDPに読み
込むべきデータのアドレス情報をセツトし、
ROMの内容を読み込む。また、音声合成制御の
プログラム命令或いはメインプログラム命令を実
行してゆく際はプログラムカウンタPCにより指
定されたステツプの命令を実行してゆく毎にプロ
グラムカウンタPCの値をカウントアツプし、順
次実行する。音声合成制御のプログラムは１ステ
ツプが16ビツトと長いため、比較的遅いシステム
クロツクであつても、高速演算が要求される音声
合成を行なうことができる。この上位８ビツトは
オペコードであり、第２図に示すようにインスト
ラクシヨンデコーダに出力され、下位８ビツトは
オペランドであり内部データバス１８に出力され
る。一方、外部ROM２０より読み出された命令
は、外部データバスより内部に入力され、インス
トラクシヨンデコーダに入力される。またデータ
は内部データバス１８に入力される。なお、この
LSIは外部に拡張用のRAMも接続することができ
る。外部ROMと同様にアドレスバスとデータバ
スを共通とし、チツプイネーブル信号とリードラ
イト信号をＦポートFiより拡張RAMへ出力する
ことによつて使用することができる。

装置全体（第１図）の処理手順の概略は第４図
の如くである。すなわち、外部ROM内のメイン
プログラムの実行により、キーの判別，演算，演
算結果の表示等の処理を行ない、音声報知を行な
う場合は予め決められた言葉に対応する語コード
をアキユムレータにロードし音声合成制御プログ
ラムへジヤンプ（サブルーチンコール）すること
によつてその言葉の音声報知が行なわれる。

次に、この発明の要部であるインピーダンス変
換回路１６を説明する。第５図はその部分および
回路まわりの詳細回路図である。図において、
PV₁〜PV₈はデイジタル音声信号のラツチ回路で
あり、その出力部はクロツクドゲートＧ１，バツ
フアゲートＧ２を介してラダー抵抗回路網からな
るＤ／Ａ変換器１５に接続されている。このＤ／
Ａ変換器１５の出力DAiは端子により外部に取り
出されている。一方、Ｄ／Ａ変換器１５の出力に
はインピーダンス変換回路１６としてのインバー
タ回路Ａが設けられている。そして、インバータ
回路Ａの出力は端子により外部に取り出されてい
る。すなわち、インバータ回路Ａの入出力間つま
り前記端子DAoと端子DAiとの間に帰還抵抗FR
を接続することによつてこのインバータ回路Ａを
リニアなアンプとして利用するものである。これ
は、ラダー抵抗回路網の抵抗Ｒは数十ＫΩ程度で
あるのでＤ／Ａ変換回路１５の出力インピーダン
スはかなり高い。そこで、インピーダンス変換回
路としてのインバータ回路Ａによりその出力イン
ピーダンスを低くしたものである。こうして電流
を外部に取り出すことができ、第６図に示すよう
に、１つのトランジスタTrだけのエミツタホロ
ワ回路でスピーカ４０を駆動することができる。
なお、インバータ回路ＡはMOS構造である。し
たがつて、インピーダンス変換回路を簡単に構成
できる利点がある。また、第６図の回路では、帰
還抵抗FRを可変抵抗として示しているが、これ
はLSIの特性上のバラツキを考慮するためであ
る。すなわち、第７図にインバータ回路に抵抗値
が一定の帰還抵抗を接続した場合の入出力特性を
示すが、入力に対して出力が直線的に変化する範
囲は各LSIごとにバラツキがある（曲線，，
）。可変抵抗によつ帰還抵抗値を調整すること
により、個々のLSIの動作範囲を一定に調整する
ことができる。

次に、このLSIの出力部の省電対策を説明す
る。Ｄ／Ａ変換回路１５の入力に設けられている
NANDゲートＧ１は信号Ampによつて制御され
る（なお、ゲートＧ１の詳細は二点鎖線で囲んで
図中右下に示す。）。この信号Ampは、Amp＝F₁
（＋）なる論理で生成される。信号F₁は
前述の如くアンプ電源をONするための信号（ポ
ートF₁からも出力される），ACLはオートクリヤ
状態の信号，STは表示中状態を示す信号であ
る。つまり、音声出力中でありかつオートクリヤ
状態でなく演算中状態であればNANDゲートはク
ロツクゲートとして動作し、ラツチPViの内容が
Ｄ／Ａ変換される。その他の場合はNANDゲート
Ｇ１の出力は“Ｈ”となるためＤ／Ａ変換回路の
入力は“Ｌ”となる。このため、ラダー抵抗回路
網には電流が流れず無駄な電力消費がない。

一方インピーダンス変換回路もこのAmp信号
によつて制御されている。インバータＩ，アナロ
グスイツチAS，MOSゲートPMがこの制御回路
を構成している。もしこの制御回路がなければ、
インバータ回路Ａの入力が“Ｌ”のとき、出力が
“Ｈ”となるため、帰還抵抗FRを介して電流が流
れ、音声出力を行なわない状態で、無駄な電力消
費がある。これに対し、制御回路を設けると、
Amp信号が“Ｌ”のときアナログスイツチASが
OFFとなり、インバータ回路Ａの入力が“Ｈ”
となる。端子DAoは“Ｌ”となり帰還抵抗FRに
は電流が流れない。また、第６図に示すような音
声増幅回路３０を接続している場合、トランジス
タTrはOFFし、スピーカ４０にも無駄な電流が
流れない。このように、制御回路による省電の利
点は大きい。なお、アナログスイツチASはイン
バータ回路Ａの出力部に設けてもよい。省電の利
点は同様である。また、第６図に示した音声増幅
回路３０は、スピーカ４０のインピーダンスが数
十Ω程度のものを使用する場合に好適であるが、
インピーダンスの低いスピーカを使用する場合た
とえば10Ω未満のときは、第８図に示すようにト
ランジスタを２個用いてTr１，Tr２インバータ
回路Ａから取り出す電流を少なくするのが好まし
い。なお、第８図における例では、帰還抵抗を固
定抵抗FR１と可変抵抗FR２の直列接続で構成す
るよう示したが、細かな調整を可能とするためで
ある。スピーカ４０とマイナス電源との間に設け
られている可変抵抗VRはスピーカに流れる電流
を制御し、音量調整のためのものである。

以上のように、この発明によれば、アナログ音
声信号をインピーダンス変換して端子に取り出す
ように構成したので、外部接続する音声増幅回路
を極めて簡単化しうる効果があり、これは全体の
回路構成のコンパクト化に有利でもある。

【図面の簡単な説明】

第１図は一実施例を含む電子卓上計算機のブロ
ツク図、第２図は一実施例の集積回路内部の詳細
ブロツク図、第３図はROMのメモリマツプの説
明図、第４図は装置の処理手順の説明図、第５図
は一実施例の要部詳細回路図、第６図は外部回路
の接続構成の一例を示す図、第７図は個別のLSI
に対する入出力特性図、第８図は外部回路の他の
接続構成図である。１０……音声合成機能をもつコントローラ、１
５……Ｄ／Ａコンバータ、１６……インピーダン
ス変換回路、Ａ……インバータ回路、DAo，DAi
……出力端子。

Claims

【特許請求の範囲】１少なくとも合成音を最終的にアナログ音声信
号として取り出しうる第１の端子を備えるMOS
構造の集積回路において、前記アナログ音声信号
をインピーダンス変換して第２の端子へ取り出し
うるインピーダンス変換回路を設けたことを特徴
とする音声合成集積回路。２前記インピーダンス変換回路は、MOSのイ
ンバータ回路であり、前記第１の端子と前記第２
の端子間に抵抗を接続して負帰還回路として動作
させるものである特許請求の範囲第１項記載の音
声合成集積回路。３前記インバータ回路の入力部又は出力部にア
ナログスイツチを設け、音声信号を外部へ出力し
ないときには前記アナログスイツチをオフするよ
うに制御するようにした特許請求の範囲第２項記
載の音声合成集積回路。