JPS6232484B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、シーケンス制御装置、特に負荷から
発生する雑音によつて半導体回路を主体とした制
御部が誤動作するのを防止するための雑音抑制回
路を内蔵したシーケンス制御装置に関するもので
ある。

近年、各種分野においてモータ、ソレノイド、
電磁弁等を駆動するための制御装置として、古く
から知られている電磁リレー、タイマ等の相互結
線による専用回路を用いたワイヤロジツク方式に
代わり、半導体を主体とした汎用性に富む論理制
御回路（たとえばマイクロプロセツサ）を用いた
シーケンス制御装置が開発され普及しつつある。
しかし、半導体を主体とした論理制御回路は外部
からの雑音に対して弱く誤動作しやすい欠点を有
し、この雑音による制御回路の誤動作は制御対象
物の破損、ひいては人身事故をひき起こす恐れも
あるので、その対策が必要である。

この種のシーケンス制御装置における雑音抑制
策の従来例を第１図および第２図に示す。図にお
いて、１はシーケンス制御装置であり、制御対象
の状態を検知するリミツトスイツチ２１，２２，
２３等の信号発生源からの信号を入力部３で混在
する雑音を除去した後、入力信号として取込み、
半導体回路を主体とした制御部４より入力信号に
基づいた制御信号を出力部５に送り、ソレノイド
電磁弁等の負荷群８を駆動する。図示の例は出力
部の開閉素子として電磁リレーを用いた場合で、
出力端子群７１と共通端子７２との間に接続した
接点群６により負荷回路を開閉するようになつて
いる。９は負荷用電源である。

この種のシーケンス制御装置において、制御部
４の動作に障害を及ぼす雑音発生源の１つは上記
したソレノイド、電磁弁等の負荷群８であり、出
力部５の開閉素子として電磁リレーを用いた場合
には、電流しや断時にこれら負荷群８のインダク
タンス成分により発生するサージ電圧が接点群６
に近接して位置するリレーコイルに電磁結合によ
る雑音を誘導し、この雑音が出力部５から制御部
４に侵入して制御部４を誤動作させる。出力部５
の開閉素子として半導体リレーを用いた場合に
も、負荷群８に発生するサージ電圧は半導体リレ
ーの入出力線間を通じて制御部４に雑音として伝
搬され、またサージ電圧が半導体素子の耐圧を超
える場合は該素子を破壊することもある。

これらの雑音障害を除くための一般的かつ効果
的な方法は、負荷群８のおのおのに並列にサージ
電圧を吸収する雑音抑制回路を付加することであ
る。第１図はその一例を示し、１０は負荷群８に
外付けされた雑音抑制回路で、一般に負荷回路が
交流回路であれば、図示のようにコンデンサと抵
抗を直列接続したものが用いられる。しかし、制
御対象の負荷群には元来このような雑音抑制回路
が付加されていないのが一般的であり、シーケン
ス制御装置の雑音対策のため負荷群の個々に雑音
抑制回路を付加することは使用者側にとつて煩し
く、好ましくない。

これを解決するため、シーケンス制御装置自体
に雑音抑制回路を内蔵したものもある。第２図は
その一例を示し、雑音抑制回路１１を出力部５の
接点群６に並列に接続することで、第１図に示す
雑音抑制回路１０とほぼ等価的に置き換えたもの
である。ところが、このような回路構成としたも
のでは、雑音抑制回路１１が負荷用電源９を介し
て負荷群８に接続されているため、雑音抑制回路
１１に流れる漏洩電流では動作しないように負荷
群８を選定しなければならず、負荷の仕様が限定
されるという不利がある。

一方、この種のシーケンス制御装置においては
汎用性を増すため、出力部の開閉素子として電磁
リレーと半導体リレーのいずれをも使用できるよ
う互換性を有することが望まれ、したがつて第２
図の従来例では雑音抑制回路１１を電磁リレーと
半導体リレーのいずれにも共用できることが必要
であるが、半導体リレー使用時にはオフ状態でも
半導体素子に若干の漏洩電流があるため、これと
上記した雑音抑制回路１１の漏洩電流とによつて
負荷群８が動作することがないように、雑音抑制
回路１１の回路定数の選定に厳しい制約を受け、
その結果雑音抑制の効果が十分得られない場合も
ある。

また、シーケンス制御装置の出力接点が開閉動
作したときに発生するサージ電圧によつて内部制
御回路が誤動作することを防止する従来技術の他
の例として、実開昭55−150401号公報に記載のよ
うに、共通出力端子に接続された各出力接点の一
端と接地端子との間にコンデンサとバリスタとの
並列回路を介挿し、発生したサージ電圧を大地へ
逃がすようにしたものがあるが、このものは大地
と線間に発生するコモンモードノイズに対しては
効果があるものの、２線間に発生するノーマルモ
ードノイズに対しては効果がないため、負荷回路
の電流しや断時に負荷のインダクタンスにより発
生するサージ電圧がリレーコイルに雑音を誘導
し、その雑音が制御部に侵入したり、サージ電圧
が半導体リレーの入出力線間を通じて制御部に雑
音として伝搬したりするのを十分に防止できな
い。

以上のように従来の半導体回路を主体としたシ
ーケンス制御装置は、雑音抑制について使用上特
別な対策が必要であつたり、雑音抑制回路を内蔵
したものにおいても、信頼性が十分でなく、また
雑音抑制回路の漏洩電流により負荷の仕様が限定
されるという問題点を有していた。

よつて本発明の目的は、負荷回路の電流しや断
時に発生するサージ電圧によつて制御部が誤動作
することを防止する雑音抑制効果が大きく信頼性
に富み、かつ漏洩電流により負荷の仕様が限定さ
れることもない半導体回路を主体としたシーケン
ス制御装置を提供することにある。

本発明によるシーケンス制御装置は、その出力
部に制御信号により開閉される開閉素子の一端お
よび出力部に内蔵した雑音抑制回路の一端を負荷
群のおのおのに接続する出力端子群と、上記開閉
素子の他の一端を負荷用電源の一線に共通接続す
る第１の共通端子と、さらに上記雑音抑制回路の
他の一端を上記負荷用電源の他の一線および上記
負荷群の共通線に共通接続する第２の共通端子を
設け、この第２の共通端子を中継点として上記雑
音抑制回路を上記負荷群のおのおのに並列に接続
できるようにしてある。

すなわち本発明は、雑音防止上からは第１図の
従来例のように雑音抑制回路を電源を含むことな
く負荷に並列に接続するのが効果的であり、また
漏洩電流の問題もないことに着目し、配線上の工
夫により、雑音抑制回路の構成要素を制御装置に
内蔵したまま、上記と同様の接続ができるように
したものである。

以下、本発明の実施例を第３図、第４図によつ
て説明する。

第３図は半導体回路を主体としたシーケンス制
御装置１の出力部５と負荷群８および雑音抑制回
路１２の接続図であり、入力部３および制御部４
は第１図、第２図の従来例と変わりがないので図
示および説明を省略する。第３図において、６は
開閉素子の一例として示した電磁リレーの接点
群、７１は上記接点群６の一端を負荷群８に接続
するための出力端子群、７２は上記接点群６の他
の一端を共通接続した第１の共通端子であり、こ
の共通端子７２には負荷用電源（本例では交流電
源）９の一線が接続される。以上の構成は従来例
と変わりがない。

１２は第１図の従来例に使用されているものと
同様に構成された雑音抑制回路であり、その構成
要素であるコンデンサおよび抵抗は出力部５に内
蔵されている。該雑音抑制回路１２の一端は出力
端子群７１のおのおのに接続されているが、他の
一端は上記第１の共通端子７２とは別に設けた第
２の共通端子７３に共通接続してあり、この点が
本発明の特徴である。この第２の共通端子７３に
は負荷用電源９の他の一線と負荷群８の共通線が
接続される。こうすることにより、第２の共通端
子７３を中継点として、接点群６、負荷群８、負
荷用電源９を含む負荷回路が構成されるとともに
雑音抑制回路１２が電源９を含むことなく負荷群
８のおのおのに第２の共通端子７３を経由する配
線によつて並列に接続されるので、上記負荷回路
の電流しや断時に負荷群８のインダクタンス成分
により発生するサージ電圧はコモンモード、ノー
マルモードの別なく雑音抑制回路１２で吸収さ
れ、このサージ電圧によつて接点群６に近接した
図示しないリレーコイルに誘導される雑音を制御
部４の動作に障害を及ぼさない程度の低レベルに
抑制することができる。この回路構成では、第２
図の従来例のように雑音抑制回路１２が負荷用電
源９を介して負荷群８に接続されることがないた
め、接点群６がオフ状態にあるとき雑音抑制回路
１２に漏洩電流が流れることはなく、漏洩電流に
よつて負荷群８が動作する懸念は全くない。した
がつて、雑音抑制回路１２の回路定数の選定に制
約を受けず、効果的な雑音抑制回路をシーケンス
制御装置に内蔵させることが可能となり、また第
２図の従来例のように雑音抑制回路の漏洩電流に
よつて負荷群８の仕様が限定されることもない。

上記実施例では負荷回路が交流回路の場合につ
いて説明したが、負荷回路は当然直流回路の場合
もあるので、シーケンス制御装置としてはこのい
ずれの場合にも対処できなければならない。

第４図はこれを解決した第２の実施例を示し、
第３図と同様シーケンス制御装置の入力部３と制
御部４は図示を省略した。直流回路の雑音抑制に
は負荷と並列にダイオードをその順方向が電流し
や断時の負荷の誘起電圧の方向と一致するような
向きに接続するのが一般的かつ効果的である。第
４図の実施例は、交直いずれの負荷回路にも適用
できるように、出力部５に第３図の実施例と同様
な構成を有する交流用雑音抑制回路１２とダイオ
ードを構成要素とする直流用雑音抑制回路１３を
内蔵し、第３図の実施例と同じ考え方に基づいて
交流用雑音抑制回路１２の一端を第２の共通端子
の１つ７３に共通接続し、直流用雑音抑制回路１
３の一端を第２の共通端子の他の１つ７４に共通
接続したものである。本図は負荷用電源９が直流
の場合であるが、負荷回路が交流回路か直流回路
かに応じて第２の共通端子７３，７４を負荷群８
の共通線と電源９の一線に選択的に接続すればよ
いことは上記説明から容易に理解できよう。

第４図では、直流負荷の場合、不要となる交流
用雑音抑制回路１２を接点群６と並列に接続替え
して、接点の保護と接点アークによる雑音の抑制
に利用することもできる。

第３図、第４図に示した雑音抑制回路１２，１
３は、開閉素子として電磁リレーと半導体リレー
のいずれを用いるかに拘らずそのまま使用でき、
互換性を持つている。

なお、上記実施例では交流用雑音抑制回路１２
としてコンデンサと抵抗の直列回路を用いている
が、サージ抑制効果を持つ他の素子あるいは回路
を用いても、本発明の効果には変わりがない。

以上説明したように本発明によれば、制御装置
自体に効果的な雑音抑制回路を内蔵できるため、
負荷群の個々に雑音抑制回路を付加する必要がな
く、また雑音抑制回路の漏洩電流によつて負荷群
が動作する懸念がないため、負荷群の仕用が限定
されることもなく、雑音抑制回路の一端を出力端
子群のおのおのに接続し、他の一端を第２の共通
端子に共通接続しただけの簡単な構成により、負
荷回路の電流しや断時に発生するサージ電圧をコ
モンモード、ノーマルモードの別なく雑音抑制回
路で吸収して、サージ電圧による制御部の誤動作
や出力部の開閉素子として半導体リレーを使用し
た場合のサージ電圧による素子の破壊を防止で
き、信頼性に富む半導体回路を主体としたシーケ
ンス制御装置を実現することができる。

【図面の簡単な説明】

第１図、第２図はシーケンス制御装置の雑音抑
制策の従来例を示す接続図、第３図、第４図は本
発明の実施例を示す要部接続図である。 １：シーケンス制御装置、３：入力部、４：制
御部、５：出力部、６：開閉素子の接点群、７
１：出力端子群、７２：第１の共通端子、７３：
負荷回路が交流回路の場合の第２の共通端子、７
４：負荷回路が直流回路の場合の第２の共通端
子、８：負荷群、１２：交流用雑音抑制回路、１
３：直流用雑音抑制回路。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号に基づいて負荷群を駆動するための
   制御信号を発生する半導体回路を主体とした制御
   部と、該制御部と上記負荷群を結合するための出
   力部を有し、該出力部に上記負荷群のおのおのに
   対する雑音抑制回路を内蔵したシーケンス制御装
   置において、上記出力部には上記制御信号により
   開閉される開閉素子の一端および上記雑音抑制回
   路の一端を上記負荷群のおのおのに接続する出力
   端子群と、上記開閉素子の他の一端を負荷用電源
   の一線に共通接続する第１の共通端子と、さらに
   上記雑音抑制回路の他の一端を上記負荷用電源の
   他の一線および上記負荷群の共通線に共通接続す
   る第２の共通端子を設け、この第２の共通端子を
   中継点として上記雑音抑制回路を上記負荷群のお
   のおのに並列に接続できるようにしたことを特徴
   とするシーケンス制御装置。 ２ 上記雑音抑制回路を交流用と直流用の２組設
   け、これら２組の雑音抑制回路のおのおのの一端
   を上記負荷用電源の他の一線および上記負荷群の
   共通線に選択的に共通接続する第２の共通端子を
   ２個設けたことを特徴とする特許請求の範囲第１
   項記載のシーケンス制御装置。