JPS6231439A - Instruction reprocessing control system - Google Patents
Instruction reprocessing control systemInfo
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- JPS6231439A JPS6231439A JP60171482A JP17148285A JPS6231439A JP S6231439 A JPS6231439 A JP S6231439A JP 60171482 A JP60171482 A JP 60171482A JP 17148285 A JP17148285 A JP 17148285A JP S6231439 A JPS6231439 A JP S6231439A
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Abstract
Description
【発明の詳細な説明】
〔1既 要〕
計算機システムの処理装置における、エラー検出時の命
令再処理の制御方式である。いわゆるパイプライン制御
によって、命令の実行と続く命令の解読の処理とを並行
する処°理装置では、実行処理中の命令を、解読処理の
ステージへ戻すことにより、命令再処理を行うが、後続
命令が遅延して、先行命令の実行完了後に、後続命令の
解読処理のみ行われる間に、再処理要因が検出されたと
きは、先行命令の代わりに、無効動作命令を再処理する
ことにより、無駄な再処理時間を避ける。DETAILED DESCRIPTION OF THE INVENTION [1] A control method for reprocessing instructions when an error is detected in a processing device of a computer system. In a processing device that executes an instruction and decodes the subsequent instruction in parallel using so-called pipeline control, the instruction being executed is returned to the decoding stage to reprocess the instruction. When an instruction is delayed and a reprocessing factor is detected while only the subsequent instruction is being decoded after the preceding instruction has been executed, the invalid operation instruction is reprocessed instead of the preceding instruction. Avoid wasted reprocessing time.
本発明は、計算機システムの処理装置、特にいわゆるパ
イプライン制御方式の構成の処理装置における、エラー
検出時の命令再処理の制御方式に関する。The present invention relates to a control method for reprocessing instructions when an error is detected in a processing device of a computer system, particularly in a processing device configured using a so-called pipeline control method.
計算機システムの処理装置では、命令処理中に、その処
理に関連する情報の誤り等のエラーが検出されると、そ
の時点に処理中の命令以降の命令の処理を、処理の最初
からやり直す方式、再処理(又はリトライ)方式が、し
ばしば採られる。In a processing unit of a computer system, when an error such as an error in information related to the processing is detected during instruction processing, the processing of instructions after the instruction currently being processed is restarted from the beginning of the processing, A reprocessing (or retry) approach is often adopted.
この方法により、もしそのエラー等が瞬時的に存在した
原因によるもので、直ちにその原因が消滅した場合には
、再処理によって以後の処理は正常に継続できる。例え
ば外部からの雑音信号等を原因とする、この種のエラー
は稀ではないので、以上の再処理方式は、処理装置の可
用性改善に相当有効である。With this method, if the error or the like is caused by an instantaneously existing cause and the cause disappears immediately, subsequent processing can be continued normally by reprocessing. Since this type of error, caused by external noise signals, for example, is not rare, the above reprocessing method is quite effective in improving the availability of the processing device.
〔従来の技術と発明が解決しようとする問題点〕第2図
はパイプライン制御方式の処理装置における、命令バッ
ファリング部分の簡単な一構成例を示すブロック図であ
る。[Prior Art and Problems to be Solved by the Invention] FIG. 2 is a block diagram showing a simple configuration example of an instruction buffering section in a pipeline control type processing device.
各命令は、図示しない主記憶装置等から読み出され、命
令読出しバッファ1に保持され、次に解読命令バッファ
2に送られて、オペレーションコードのデコード、オペ
ランドアドレスの計算等が行われる。Each instruction is read from a main storage device (not shown), held in an instruction read buffer 1, and then sent to a decoding instruction buffer 2, where operation codes are decoded, operand addresses are calculated, and the like.
解読処理が終わると、実行命令バッファ3へ転送され、
こ\でオペランド間の演算等の命°令実行が行われる。When the decoding process is completed, it is transferred to the execution instruction buffer 3,
At this point, instructions such as operations between operands are executed.
1命令が解読処理から実行処理へ移ると、この間に命令
読出しバッファ1に読み出されている次の命令が、解読
命令バッファ2へ入力され、実行命令バッファ3におけ
る実行処理と、解読命令バッファ2における次の命令の
解読処理とは、並行して進行する。When one instruction moves from the decoding process to the execution process, the next instruction read out to the instruction read buffer 1 during this time is input to the decoding instruction buffer 2, and the execution process in the execution instruction buffer 3 and the decoding instruction buffer 2 are performed. The decoding process of the next instruction proceeds in parallel.
即ち、第3図(alに例示するように、命令読出しバッ
ファ1に命令が命令A、B、C1−と読み出され、解読
命令バッファ2に、lステージの制御時間だけ後れて命
令A、B−が移行して、解読処理が行われ、更にlステ
ージの時間後れて実行命令バッファ3に命令A、B−が
移行して、実行処理が行われ、このようにして処理装置
の各部が高効率で使用される。That is, as illustrated in FIG. 3 (al), instructions are read into the instruction read buffer 1 as instructions A, B, and C1-, and instructions A, B, and C1- are read into the decoding instruction buffer 2 after a delay of l stage control time. B- is transferred and decoding processing is performed, and after l stage time, instructions A and B- are transferred to the execution instruction buffer 3 and execution processing is performed.In this way, each part of the processing device is is used with high efficiency.
こ\に、各処理のステージの移行は必ずしも一定時間隔
ではなく、例えば、並行する処理時間の最も長いものに
よって制御され、通常は、実行処理が解読処理と同等以
上の時間を要するので、はとんど実行処理の時間に支配
される。In this case, the transition between stages of each process is not necessarily at fixed time intervals, but is controlled by, for example, the longest parallel processing time, and usually the execution process takes at least the same amount of time as the decoding process. It is mostly dominated by execution processing time.
このようにして処理が行われている間に、関連制御回路
の検査回路等でエラーが検出されると、リトライ信号4
が発生されて、命令のバッファリングを制御し、実行命
令バッファ3の命令をパス5を経て解読命令バッファに
戻し、この命令の再処理から処理をやり直す。While processing is being performed in this way, if an error is detected in the test circuit of the related control circuit, the retry signal 4
is generated, controls buffering of instructions, returns the instruction in the execution instruction buffer 3 to the decoding instruction buffer via pass 5, and starts processing again starting from reprocessing this instruction.
即ち、第3図falの命令Aの実行処理中の時刻10で
エラー発生が検出されると、時刻11から始まる次のス
テージ時間には、命令Aが解読命令バッファ2に戻って
、再処理が開始される。That is, if an error occurrence is detected at time 10 during the execution process of instruction A in FIG. will be started.
前記のように、命令が連続して命令読出しバ・ノファ1
に供給されない場合、例えば主記憶装置のアクセスにお
いて待ち時間が生じ、第3図fblのステージ時間12
のように命令Aに続く命令Bが読み出されず、次のステ
ージ時間に読み出されるような状態になると、図に破線
で示すように、遊びの時間が生じ、ステージ時間13の
ように前の命令Aの実行処理は完了して、次の命令Bの
解読処理のみ行われている状態が起きる。As mentioned above, the instructions are read out continuously.
If it is not supplied, for example, there will be a waiting time in accessing the main memory, and the stage time 12 in FIG.
When the instruction B that follows the instruction A is not read out and is read out at the next stage time, as shown in the figure, an idle time occurs as shown by the broken line in the figure, and the previous instruction A is read out as shown in stage time 13. A state occurs in which the execution processing of instruction B is completed and only the decoding processing of the next instruction B is being performed.
もし、このステージ時間内の例えば時刻14で示す時点
に再処理要因となるエラーが検出されると、前記の制御
によって、実行命令バッファ3にある命令Aが解読命令
バッファ2に戻されて再処理が開始される。If an error that causes reprocessing is detected at, for example, time 14 within this stage time, the above control returns the instruction A in the execution instruction buffer 3 to the decoding instruction buffer 2 and reprocesses it. is started.
しかしこの場合に、命令Aの実行処理は正常に完了して
いるので、命令Aの処理を最初からやり直すのは、特に
命令Aの実行処理時間が長い場合には、処理装置の時間
の浪費が大きい。However, in this case, since the execution process of instruction A has been completed normally, restarting the process of instruction A from the beginning is a waste of time on the processing device, especially if the execution process time of instruction A is long. big.
第1図は、本発明の構成を示すブロック図である。 FIG. 1 is a block diagram showing the configuration of the present invention.
図は処理装置の命令バッファリング部分の構成を示し、
20は再処理命令を切り換えるスイッチ、21はスイッ
チ20を制御する信号を構成するゲート叉ある。The figure shows the configuration of the instruction buffering part of the processing unit,
20 is a switch for changing over a reprocessing command, and 21 is a gate forming a signal for controlling the switch 20.
リトライ信号4によって、再処理する命令を解読バッフ
ァ2にロードするに際し、通常は、実行命令バッファ3
の命令をスイッチ20を通してロードするが、解読処理
終了を示す信号22がオフで、実行処理終了を示す信号
23がオンの場合には、スイッチ20を切り換えて、無
効動作命令をロードする。When loading an instruction to be reprocessed into the decoding buffer 2 by the retry signal 4, normally the execution instruction buffer 3
However, if the signal 22 indicating the end of the decoding process is off and the signal 23 indicating the end of the execution process is on, the switch 20 is switched and the invalid operation instruction is loaded.
従って、前記第3図(blに示したような状態において
、実行処理の完了した命令を再処理することが避けられ
、代わりに短時間で処理できる無効動作命令がダミーと
して処理されるので、制御を大幅に変更する必要無く、
処理時間の無駄が減少される。Therefore, in the state as shown in FIG. without the need to significantly change
Wasted processing time is reduced.
第1図において、命令読出しバッファ1、解読命令バッ
ファ2、実行命令バッファ3は、前記の従来例と同様の
機能を有する。In FIG. 1, an instruction read buffer 1, a decode instruction buffer 2, and an execution instruction buffer 3 have the same functions as in the conventional example described above.
再処理要因となるエラーが検出されると、従来と同様に
、リトライ信号4によって所要の命令を解読命令バッフ
ァにロードして該命令から再処理を開始する。When an error causing reprocessing is detected, the retry signal 4 is used to load a required instruction into the decoding instruction buffer and reprocessing is started from the instruction.
但し、本発明により、再処理する命令を解読バッファ2
にロードするに際し、スイッチ20を経由し、スイッチ
20は、通常は従来と同様に実行命令バッファ3の命令
をパス5を経てロードする接続になっている。However, according to the present invention, the instruction to be reprocessed is stored in the decoding buffer 2.
When loading the instruction into the execution instruction buffer 3, the instruction is normally connected via the switch 20, and the switch 20 is connected to load the instruction from the execution instruction buffer 3 via the path 5 as in the conventional case.
解読処理終了を示す信号22がオフで、実行処理終了を
示す信号23がオンの場合(即ち、第3図(blのステ
ージ時間13の状態)には、ゲート21の出力がオンに
なってスイッチ20を切り換え、バス24から無効動作
命令を解読命令バッファ2ヘロードする。When the signal 22 indicating the end of the decoding process is off and the signal 23 indicating the end of the execution process is on (that is, the state at stage time 13 in FIG. 3 (bl)), the output of the gate 21 is turned on and the switch is turned on. 20 and loads the invalid operation instruction from the bus 24 into the decoding instruction buffer 2.
従って、その場合には、前記第3図(blに示したよう
な状態において、ステージ時間25.26の命令Aは無
効動作命令に変わり、実行処理の完了した命令を再処理
することが避けられる。Therefore, in that case, in the state shown in FIG. .
無効動作命令とは、公知のいわゆるNOP命令であって
、実効的なオペレーションの無いダミー用の命令である
ので、処理時間は短く、従って、制御を大幅に変更する
必要無く、処理時間の無駄が減少される。The invalid operation instruction is a well-known so-called NOP instruction, and since it is a dummy instruction without any effective operation, the processing time is short, so there is no need to change the control significantly, and there is no need to waste processing time. reduced.
以上の説明から明らかなように、本発明によれば、計算
機システムにおける、エラー発生時の命令再処理(リト
ライ)の効率を改善するので、処理装置等の性能を向上
するという著しい工業的効果がある。As is clear from the above description, according to the present invention, the efficiency of instruction reprocessing (retry) when an error occurs in a computer system is improved, so it has a significant industrial effect of improving the performance of processing devices, etc. be.
第1図は本発明の実施例構成ブロック図、第2図は従来
の一構成例ブロック図、
第3図はタイミング説明図
である。
図において、
1は命令読出しバッファ、
2は解読命令バッファ、3は実行命令バッファ、4はリ
トライ信号、 20はスイッチ、21はゲート
本発明の実施例構成ブロック図
第1図
従来の一構成例ブロック図
第2図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of a conventional configuration, and FIG. 3 is a timing diagram. In the figure, 1 is an instruction read buffer, 2 is a decoding instruction buffer, 3 is an execution instruction buffer, 4 is a retry signal, 20 is a switch, and 21 is a gate. Figure 2
Claims (1)
解読処理を並行し、処理中に所定の再処理要因を検出し
た場合には、該処理中の命令を解読処理から再処理する
処理装置において、 該後続命令の解読処理のみが、該先行命令の実行処理の
完了後まで遅延して処理継続中に、上記再処理要因を検
出した場合には、 該先行命令を無効動作命令に変換して再処理するように
構成されていることを特徴とする命令再処理制御方式。[Claims] When a computer system executes a preceding instruction and decodes a subsequent instruction in parallel, and a predetermined reprocessing factor is detected during the processing, the instruction being processed is decoded from the decoding process. In the reprocessing processing device, only the decoding process of the subsequent instruction is delayed until after the execution process of the preceding instruction is completed, and if the reprocessing factor is detected while the processing continues, the preceding instruction is invalidated. An instruction reprocessing control method characterized in that the instruction reprocessing control method is configured to convert into an operation instruction and reprocess it.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60171482A JPS6231439A (en) | 1985-08-03 | 1985-08-03 | Instruction reprocessing control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60171482A JPS6231439A (en) | 1985-08-03 | 1985-08-03 | Instruction reprocessing control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6231439A true JPS6231439A (en) | 1987-02-10 |
Family
ID=15923922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60171482A Pending JPS6231439A (en) | 1985-08-03 | 1985-08-03 | Instruction reprocessing control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6231439A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63106997A (en) * | 1986-10-08 | 1988-05-12 | シーメンス、アクチエンゲゼルシヤフト | Test method and apparatus for megabit memory module |
-
1985
- 1985-08-03 JP JP60171482A patent/JPS6231439A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63106997A (en) * | 1986-10-08 | 1988-05-12 | シーメンス、アクチエンゲゼルシヤフト | Test method and apparatus for megabit memory module |
JP2894691B2 (en) * | 1986-10-08 | 1999-05-24 | シーメンス、アクチエンゲゼルシヤフト | Method and apparatus for testing a megabit memory module |
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