JPS6231227A - 適応等化器及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル通信用達、応等化器に関し、そして
、特に、限定しないが、電話システムの加入者ループに
おけるシンボル間妨害を減少するための決定（ｄｅｃｉ
ｓｉｏｎ）フィードバック型の適応等化層に適用可能で
ある。

従来の技術及び発明が解決しようとする間濱点伝送中、
ディジタル信号は伝送路のフィルタ特性によって減衰さ
れ、且つゆがめられる。通常このような減衰及びゆがみ
は所謂Ｆ「　「等化層（ｅｑｕａｌｉｚｅｒ）Ｊによっ
て等化される。しかしながら、このような等化層は、伝
送路における、ワイヤゲージ変化又はブリッジタップの
如と、不連続性によって生じた反射又はエコーを補償す
るこ々ができない。これ等のエコー又は反射はそれ等を
開始されるよりも後、叩ち多分数ビツト周期後に径路（
ｐａｔｈ）端に達する。その姑果として、例えば、ディ
ジタル「１」にっづくディジタル「ｏ」は先行のパルス
からのエネルギーのそのビット周期の存在のため真の０
ではなく、そして多分前のパルスである。このこと及び
主パルスの減衰は特定のシンボルが１であるべきか、又
は０であるべきかどうかを正確に決定する通常のしきい
値又は決定を困離にする。このシンボル間妨害現象は一
般に：［目の閉鎖（ｃｌｏｓｉｎｇ　ｏｆ　　ｔｈｅ　
ｅｙｅ）Ｊ　七して知られており、ブリッジされたテー
プ（ｂｒｉｄｇｅｄ　　ｔａｐｓ）、即ちループ間でル
ープに接続された開放端ライン又はスタブ（ｓｔｕｂ）
の共通発生（ｃｏｍｍｏｎ　ｏｃｃｕｒｒｅｎｃｅ）　
　のためループにおいて最も悪い。

シンボル間妨害を減少するため、追加の等化層が各々の
受信器に設けられる。典型的には、等化層は受信された
信号が通過するトランスパーサル（ｔｒａｎｓｖｅｒｓ
ａｌ）フィルタを誓む。フィルタ出力の種々の部分は妨
害をマツプ（ｍａｐ）するために選択され、且つ入力信
号から減算のための補正信号さしてフィードバックされ
る。エコー又は反射の振幅及びタイミングは各々の異な
る伝送路又はループと共に変化し、そしてこの変化を補
償するように適応できることが等化層にとって好ましい
。このことが適応等化器の開発となり、これでは、フィ
ードバック又は補正信号を決定する係数（ｃｏｅｆｆｉ
ｃｉｅｎｔ）が伝送中に連続的に適応され、且つ最適化
される。

このようなディジタル信号用適応等化層を作る場合に、
シンボル間妨害の不在における［ハンチｙり（ｈｕｎｔ
ｉｎｇ）Ｊ又は変動、Ｄ／Ａ−ｉ−子化（ｑｕａｕｔｉ
ｚａｔｉｏｎ）による制限された精度、又は追加ノイズ
による係数値のランダム変化による間１１：′ｉｔ遇し
た。またこれ等は固定オフセット及び不整合に対して特
に免疫性（ｉｍｍｕｎｅ　）ではない。

これ等の問題の解決は複雑性と費用を増加しがちである
。

今やディジタル電話術は通常の２＃ｉ！加入者ループだ
おけるディジタル伝送が望ましい段階まで発展したので
、かなりの数の等化層が含まれている；上記の問題を軽
減するげかシでなく、比較的簡単で、安く作られ、且つ
堅牢な適応等化器の必要性がある。本発明はこの必要性
を満足することを目的とする。

問題点を解決するための手段 本発明の１見地によれば、各々のビット周期において、
ディジタル入力信号をしきい値レベルと比較し、且つ信
号が該しきい値を超えているかどうかによって、非ゼロ
状態（ｎｏｎ−ｚｅｒｏ）又はゼロ状態のいづれかを有
している出力を提供する決定手段（ｄｅｃｉｓｉｏｎ　
ｍｅａｎｓ）を有しているディジタル通信システムにお
けるシンボル間妨害に対する適応等止器は、 （ａ）ディジタル入力信号及びフィードバック信号を加
算するために該決定手段に印加するための補正された信
号を提供する入力手段と；Φ）第１のビット周期だおけ
る非ゼロ状態及び後のビット周期におけるゼロ状態の補
正された信号の発生を検出し、且つこのような発生（ｏ
ｃｃｕ−ｒｅｎｃｅ）のときそれを指示する出力信号を
提供するための手段と； （ｃ）少くとも１つのフィードバックステージとを具備
しており、 核少くとも１つのフィードバックステージが、（ｉ）読
後のビット周期中該補正された信号をサンプリングする
該決定手段の線出力に応答する相関器手段と； （ｉ１）制御信号を提供して該補正された信号を積分す
るための積分器手段上； ’ｌ！Ｄ　　読後のビット周期において実際の補正され
た信号を減少する傾向があるように核フィードバック信
号を制御する該制御信号に応答するフィードバック信号
手段と を具備することを特徴としている。

補正された信号サンプルを積分する（ｉｎｔｅｇ−ｒａ
ｔｅ）利点は、それが実際の妨害を測定する必要性を回
避し、且つ別の量子化ステップ七共に稠ディジタル技術
又はディジタルアナログ変換を用いて公知の等止器と比
較されるとき大きな精度が達成され得ることである。

バイポーラ入力信号を使用する本発明の好ましい実施態
様では、入力手段は補正されたディジタル信号のみなら
ず、その逆の信号を提供する。これ等の信号の各々の間
の相関関係及び適切な検出手段出力が有利に直流オフセ
ット及び不整合（ｍｉ　ｓａｌ　ｉｇｎｍｅｎｔ）の実
質上の除去となる。従ってフィードバックループに非常
に高い利得を使用することが可能である。

この等止器は複数の前記フィードバックステージを有す
ることがでと、各々が、ゼロ状態を生ずる対応する複数
の連続する前記後のビット周期の異なる１つに応答し、
且つそのビット周期に対応するフィードバック信号を提
供する。

本発明の第２の見地によれば、各々のビット周期におけ
る、ディジタル入力信号をしきい値レベルと比較して、
そして前記信号が前記しきい値を超えているかどうかに
よって非ゼロ状態又はゼロ状態を有する出力を提供する
決定手段を有しているディジタル通信システムにおける
シンボル間妨害を適応等化する方法は、 前記決定手段に印加するための補正されたディジタル信
号を提供するためにディジタル信号及びフィードバック
信号を加算するとと； 第１のビット周期における非ゼロ状態及び後のビット周
期におけるゼロ状態の補正された信号の発生を検出して
、そしてこのような発生のときそれを指示する出力信号
を提供すること：制御信号を提供するために前記補正さ
れた信号サンプルをサンプルする前記出力信号に応答す
ること； 前記後のビット周期における実際の補正された信号を減
少する傾向があるように前記フィードバック信号を制御
する前記制御信号に応答することを含むことを特徴とす
る。

添付図面を参照して、実施例によってのみ本発明の実施
態様を説明する。

実施例 第１図に示された適応等化器は妨害（ｉｎｔｅ−ｒｆｅ
ｒｅｎｃｅ）を発生したオリジナルビット又はディジタ
ルパルスにつづく３つの連続するビット周期中のシンボ
ル間妨害を等化するように意図されている。従って等止
器は各々異なるビット周期に対して３つの実質的に同一
のフィードバックループ又はステージを有している。異
なるステージにおける対応する信号は同じ参照文字で識
別されているが、それぞれＡ、Ｂ及びＣを後ろに付けら
れている。

また、後で明かとなる理由のため、等止器は反転及び非
反転された入力信号を使用する。それはまた逆極性の入
力信号パルスに適応しなければならない、そして各々の
場合に妨害テイル（ｉｎｔｅ−ｒｆｅｒｅｎｃｅ　ｔａ
口）は１５ナルパル：Ｘ（ｔ４４　（Ｉ）図乃至第７中
図参照）に比較して同じ又は逆の極性を有することがで
きる。その結果、等止器の各々のステージは並列の２つ
の同様な分岐を具備している。説明を容易にするため、
従って、フィードバックステージの異なる分岐における
同一の構成要素は全体的に１００だけ異なる参照番号に
よって識別されている。

第１図を参照すると、反転、補正された信号Ｓｉ及び非
反転の補正された信号Ｓｎ　を発生するための入力手段
は入力１２を有しており、これにバイポーラディジタル
入力信号Ｓが電話加入者ループの如き伝送路から印加さ
れる。典型的な入力信号は通常の７型の回線（ｌｉｎｅ
）等止器（図示せず）を経て印加される。

入力手段１０は直列に接続されたそれぞれ２つの加算兼
反転増幅器１４及び１１４を具備している。増幅器１４
は抵抗体２０によって適応等止器入力１２に接続された
その入力１８と、抵抗体１２０によって増幅器１１４．
の入力１１８に接続されたその出力２２とを有している
。増幅器１４及び１１４はそれぞれフィードバック抵抗
体２４及び１２４を有している。

加算手段１１４及び１４の出力１２２及び２２はそれぞ
れ補正された入力信号Ｓｎ及びその反転信号８ｉを保持
しており、且つ３つの対の相関器の各々の対応する入力
、即ち等止器の３つのフィードバックステージＡ、Ｂ及
びＣの各々の１対の対応する入力に接続される。

加算手段出力１２２のみが等止器からの出力として役立
ち、且つまたしきい値（ｔｈｒｅｓｈｏｌｄ）又は決定
回路３８に接続されており、これはオリジナルパルスが
、「１」であるか「０」であるかを決定する適切なしき
い値を超えているか否か釦よって正のパルスＱ十及び負
のパルスＱ−を提供する。決定回路３８の正及び負の出
力Ｑ十及びＱ−はそれぞれシフトレジスタ４２及び１４
２に接続され、これ等がディジタル遅延として役立つ。

各々のシフトレジスタは３つの出力ＱＡ、ＱＢ　及びＱ
Ｃを提供し、それ等の各々の間に１ビット周期遅延を有
している。

直接決定回路３８からのＱ十及びＱ−出力はまたシーケ
ンス検出手段８０に印加される。シーケンス検出手段８
０は１対のシフトレジスタ８１及び１８１（第８図参照
）を具備しており、これ等にそれぞれ信号Ｑ十及びＱ−
が決定回路３８から印加される。第８図に示された如く
、シフトレジスタ８１及び１８１はＣＬ′によって制御
されており、そして各々はシフトレジスタ４２及び１４
２の出力ＱＡ１ＱＢ及びＱｃに対応しているが、１ビッ
ト周期のハ遅れた３つの出力ＱＡ′、ＱＢ′、Ｑｃ′を
提供する。

出力Ｑ′夫、Ｑ′Ｂ及びＱ′ｃ及びそれ等の逆が種々の
組合わせでセットのゲート８３．８５及び８７に印加さ
れ、それ等の出力は、ドライブトランジスタを経て、そ
れぞれゲート信号ＰＡ、、ＰＢ及びＰ　を提供する。同
様に出力Ｑ′λ、Ｑ′ｉ及びＱ′δがゲート１８３．１
８５及び１８７に印加されて、これ等がそれぞれゲート
信号Ｐλ、Ｐｉ及びＰＣ，を提供する。

シーケンス検出手段８０はいづれかの極性に対して、ピ
ットシーケンス１０，１００及び１０００の入力信号の
発生を検出して、そしてそれ等が発生したとき対応する
極性の対応する出力ＰＡ、ＰＢ及びＰＣを提供する。従
ってロジックアレイは等化量を決定するのに使用される
前に信号における任意ノコード相関関係（ｃｏｄｅ　ｃ
ｏｒｒｅｌａｔｉｏｎ）を除去する。例示されたアレイ
によって相関関係を除かれた（ｄｅｃｏｒｒｅｌａｔｅ
ｄ）　　−ｙ−ディングフオームはＡＭＩバイポーラコ
ーディングであるが、他のプレイが他のコードに対して
容易にデバイスされ得ることは理解されるであろう。

再び第１図を参照すると、シーケンス検出手段８０から
のゲート信号ＰＡ及びＰλ出力は双方ともそれぞれ；等
化器の第１のフィードバックステージ囚のそれぞれ並列
分岐で、相関器２６及び１２６の双方に印加される。相
関器２６及び１２６はそれぞれの積分器５０及び１５０
に接続された、それぞれの出力４８及び１４８を有して
いる。積分器５０．１５０の出力はそれぞれ制御信号η
几及びＶＬを具備している。これ等の制御信号は係数（
ｃｏｅｆｆｉｃｉｅｎｔ　）回路４６及び１４６とパル
ス整形回録３４及び１３４とを具備するフィードバック
信号手段に印加される。制御信号ｖＵＬ　及びｖＬは係
数回路４６．１４６の入力５２及び１５２に印加され、
且つ抵抗体５４′及び１５４′を経てアースに印加され
る。係数回路４６．１４６の各々はそれぞれシフトレジ
スタ４２及び１４２からの入力Ｑ　及びＱλ七、フィー
ドバック信号入 構成要素ＩＵＡ及びよりＡのための２つの出力とを有し
ており、各々の出力は２つのパルス整形回路網３４及び
１３４の適切な回路網に接続される。

パルス整形回路網３４の出力は増幅器１４０入力１８に
接続されており、その入力は入力信号と回路網３４から
のフィードバック信号ＩＵのための加算点（ｓｕｍｍｉ
ｎｇ　ｐｏｉｎｔ）　、５して役立つ。第２図に示され
た如く、回路＠３４は、その入力とアースとの間に並列
に抵抗体３６及びコンデンサー３９を含んでいる低域フ
ィルタと；その入力と出力上の間に抵抗体４４と直列に
接続された並列のコンデンサー４０及びインダクタンス
４２と；コンデンサ４０及びインダクタンス４２の組合
せと抵抗体４４の接合点とアース七の間に接続されたコ
ンデンサー４６とを具備している。

再び第１図を参照する七、パルス整形回路網３４への入
力信号は電流ＩＵであり、　これは３つの等化器ステー
ジ（人、Ｂ及びＣ）の出力の和であシ、且つＷのビット
周期の継続期間を有している方形パルスの形状を有して
いる。回路網３４は、増幅器１４の入力１８における加
算点に入力信号に対してそれ等の加算前に、前記パルス
に「ベル（ｂｅｌｌ）Ｊ形状を与える。それ等のパルス
はビット周期の中間に起きる。これが検出誤り及びタイ
ミング回路変化（ｔｉｍｉｎｇ　ｃｉｒｃｕｉｔ　　ｖ
ａｒｉａ−■ｏｎ）の可能性を減少する。電流ＩＵは、
増幅器１４に入力するとと、非反転信号ＳＮに正の補正
を生せしめる。

増幅器１１４の入力が、同様な方法で、３つの等化器ス
テージの出力の和をまた構成する第２の電流を形成する
パルス整形回路網に接続される。

この第２の電流はＩＤで示されており、且つ増幅器１１
４の入力１１８における加算点に入力するとと、非反転
信号８Ｎにおいて負の補正を生ずる。

シーケンス検出手段８０からのＦＢアゲート号は同様な
方法でＮｃ２のステージの相関器２８及び１２８に接続
される。シフトレジスタ出力ＱＢは同じステージにおけ
る係数回路（ｃｏｅｆｆｉｃｆｅｎｔｃｉｒｃｕｉｔｓ
）　５８．１５８１Ｃ接続される。２つの積分器６０及
び１６０が相関器２８及び１２８のそれぞれの出力６２
及び１６２を係数回路５８及び１５８の対応する入力に
接続する。抵抗体６４及び１６４は出力６２及び１６２
をアースに接続する。係数回路５８及び１５８の各々の
２つの出力は、第３のステージの係数回路７０及び１７
０からのフィードバック信号構成要素ＩＵｃ及びＩＤＣ
と一緒に、フィードバック電流構成要素ＩＵＢ　　及び
よりＢ　　をパルス整形回路網３４及び１３４に印加す
るように接続される。

シーケンス検出手段８０のｔ４３のゲート信号Ｐ＋及び
Ｐｏ　は＠３のステージの相関器３０、　　　　Ｃ １３０及び係数回路７０．１７０に接続される。

相関船出カフ２及び１７２けそれぞれの積分器７６及び
１７６によって係数回路入カフ４及び１７４ＦＩ−接続
される。抵抗体７８及び１７８は出カフ２及び１７２を
アースに接続する。

９１ｃ３図はフィードバックステージＡを更に詳細に示
している。他のステージＢ及びＣも同じである。相関器
２６．１２６はシーケンス検出手段８０からのＰ人ゲー
ト信号によって制御される２対のアナログスイッチ８２
．８４及び１８２．１８４を具備している。

遅れゲート信号ＰＡがスイッチ８２を制御し、これが反
転信号Ｓ■のサンプルを「異なった（ｕｎｌｉｋｅ）Ｊ
誤り信号ＥＵＬとして積分器５０に印加し、且つまたス
イッチ１８４を制御しており、これが非反転信号ＳＮを
積分器１５０に印加する。負のゲート信号Ｐλはスイッ
チ１８２を制御し、これが反転信号Ｓ１の１部分を「異
なった（ｕｎｌｉｋｅ）Ｊ誤り信号Ｅ、七して、積分器
１５０に印加し、１つまたスイッチ８４を制御して、こ
れが非反転信号ＳＮを「異ナッた（ｕｎｌｉｋｅ）Ｊ誤
５信号ＥＵＬとして積分器５０に印加する。

作動において、オリジナルパルスと同じ極性の妨害テイ
ル（ｉｎｔｅｒｆｅｒｅｎｃｅ　　ｔａｉｌ）はシーケ
ンス検出手段８０の出力においてゲート信号Ｐ＋又はＰ
−によって表わされる如きオリジナルパルスと、「ゼロ
（ｚｅｒｏ）　Ｊビット周期における補正された信号Ｓ
ＮＯサンプルとの間に１−同じような（ｌｉｋｅ）Ｊ相
関関係を与える。後者の信号ＳＮ又はその反転が積分器
１５０に印加されて、その出力における対応する減少、
制御信号ｖＬを生ずる。

オリジナルパルスに対して反対の極性の妨害テイルはゲ
ート信号Ｐ十及びＰ−とＳＮ　との間に「異なった（ｕ
ｎｌｉｋｅ）Ｊ　　相関関係を与えて、その出力に対応
する減少、制御信号ｖＵＬを生ずる。

シル３図は係数回路４６及び１４６の双方を更に詳細に
示している。回路４６は３つのトランジスタ８６．８８
及び９０を具備しており、これ等のトランジスタはそれ
等のエミッターを第４のトランジスタ９２のコレクタに
共通に接続されている。

トランジスタ９２のエミッタは供給レール（ｓｕｏｐｌ
ｙ　ｒａｉｌ）に接続されテオリ、ソシテソのベースは
積分器５０からの出力信号を受けとるために抵抗体５２
によって接続されている。トランジスタ９０はそのコレ
クターをアースし、そしてそのベースは標′Ｐ４！ｈ′
ｗＬ圧源忙接続された。これ等のトランジスタは単向フ
ィードバック電流を発生し、その振幅は積分器５０の出
力信号ＶＵＬ　Ｋよって制御される。

トランジスタ８６及び８８はそれぞれ、出力ランイ５４
及び１５４に接続されたそれ等のコレクタを有しており
、これ等の出力ライン５４及び１５４がｔ流ＩＵ及びＩ
Ｄを対応するパルス整形回路網３４及び１３４に搬送す
る。トランジスタ８６及び８８のベースは、それぞれ、
ナンド（ＮＡＮＤ）ゲート９４及び９６に接続される。

ナントゲート９４は正のシフトレジスタ４２からの遅れ
信号Ｑ十を受けとるために接続された１つの入力を有し
、そしてナントゲート９６は負のシフトレジスタ１４２
からの遅れ信号Ｑ−を受けとるために接続された１つの
入力を有している。ゲート９４及び９６の各々の第２の
入力は、フェーズロックした発振器（図示せず）を用い
て決定回路３８　（ｆｇ１図）の出力から都合よく得ら
れ、るクロック源に接続される。

このクロックはビット周期の第１の半周期における５０
％衝撃係数（ｄｕｔｙ　ｃｙｃｌｅ）によってゲート９
４及び９６を使用可能釦する。整形回路網３４及び１３
４（第１図）は更にに周期だけフィードバック電流のゲ
ートしたパルスに遅れる、従って「ベル（ｂｅｌｌ）Ｊ
パルスが前述の如く増幅器入力１８及び１１８において
その後のビット周期の中間における加算点に印加される
。他の係数回路１４６は、この場合１ｃＱ＋がライン１
５４へのＩＤの印加を制御し、そしてＱ−がライン５４
への工。の印加を制御するようにＱ十及びＱ−が置き換
えられることを除いて、構成において類似している。

作動４’ｌいて、積分器５０からの制御信号”ＵＬがト
ランジスタ９０．９２によって発生される電流の振幅を
決定する。それぞれ、信号Ｑ十及びＱ−によって使用可
能になったゲート９４及び９６は整形回路網３４及び１
３４のいづれにそれが向けられるか、従って加算点１８
及び１１８のいづれＫそれが印加されるかを選択する。

他の係数回路１４６の作動は類似しているが、Ｑ十及び
Ｑ−は、妨害（ｉｎｔｅｒｆｅｒｅｎｃｅ）と正のオリ
ジナルパルスとの間の「同様な（ｌｉｋｅ）Ｊ相関関係
がＩＤの如く回路網１３４にゲートされるべきフィード
バック信号を生ずる６逆に、「同様な（ｌｉｋｅ）」相
関関係の負のオリジナルパルスはＩｏの如キパルス整形
回路網３４に印加されるべきフイードバツク信号を生ず
る。適応等止器は４つの基本的な型式の入力信号と戦わ
なければならない：即ち各々が正又は負の妨害ティル（
ｉｎｔｅｒｆｅｒｅｎｃｅｔａｉｌ）を有している正及
び負のパルスである。

これ等は第４図乃至第７図に例示されており、そして対
応する信号が第１表に記されている。便宜上、すべての
３つのフィードバックステージの作動は類似しているの
で、各々の場合に第１のフィードバックステージのみが
考察されている。

例えば、第１のビット周期において正のオリジナルパル
スを具備しており、次の「ゼロ（ｚｅｒｏ）Ｊビット周
期において正の妨害テイルを有している、即ち正のパル
スと「同様な（ｌｉｋｅ）Ｊ相関関係を有している第４
図（＋）に示された如き入力信号を考える。決定回路３
ＳｌＣ印加されたとと、このような信号は正のシフトレ
ジスタ１４２への出力Ｑ＋を生ずるが負のシフトレジス
タ１４２に対してＱ−出力を生じない。対応するゲート
信号パルス＋ ＰＡがシーケンス検出手段８０によって発生される。

従って、矢の（第２の）ビット周期では、正のゲート信
号ＦＡが第１のフィードバックステージにおいて非反転
信号ＳＮを積分器１５０に印加する。ゲート信号ＰＡが
鳴ビット周期のみの継続期間を有するためにクロックさ
れ、且つ第２のビット周期の中間で遅れを生ずることが
第５　（ｉ１）図から気付かれなければならない。

従ってｔ’Ｅ　４　（ＩＶ）図に示された如く、積分器
１５０〈印加された補正さねた信号サンプルは第２のビ
ット周期の中間を占めていて非反転入力信号ＳＮの妨害
テイルである。

この信号が正であるから、積分器１５０におけるコンデ
ンサは小さい電荷の増分を受けとり、積分器５０の出力
制御信号ｖＬを抑えて下げる（ｄｒｉｒｅ　ｄｏｗｎ）
する傾向がある。

このような減少がトランジスタ１９２（第３図）をオン
にして電流工りの振幅を増加する。ナントゲート１９６
のみへのＱＡの存在は、ゲート１９６がクロックによっ
て使用碕能になったときに、電流工りがゲートされて、
第２のビット周期の第１の半周期中にライン１５４上の
方形パルスよりＡとして現われることを意味する。

ライン１５４上の電流は等止器の第２及び第３のフィー
ドバックステージからの電流に加えられて、（前のビッ
ト周期におけるオリジナルパルスによることを除いて類
似の方法で得られる）そして整形回路網１３４を経て入
力１１８における加算点に印加され、第２のビット周期
の中間に「ベル形状（ｂｅｌｌ−ｓｈａｐｅｄ）Ｊ　　
ハルストＬテ増’！１１１４に印加される。加算点１１
８内へのこの電流増加の結果は増幅器出力Ｓｎ１　従っ
て第２ビット周期における補正された信号の妨害（ｉｎ
ｔｅ−ｒｆｅｒｅｎｃｅ）構成要素を減少することであ
る。

再び相関器２６．１２６を参照すると：ＳＮが積分器１
５０に印加されると同時に、ゲート信号＋ ＰＡはまた相＠器の他方の半分２６内のスイッチ８．２
によって反転信号Ｓ、を積分器５０に印加せしめる。従
って負の信号サンプルが積分器５０に印加されて、その
出力ＶＵＬを増ＤＯせしめる。　この増加の効果は係数
回路の対応する半分におけるトランジスタ９２を抑制し
、従ってその回路の半分からの任意の電流工ＵＬ　を減
少することである。

このような電流ＩＵＬ　は信号ＱＡによって使用可能に
なった、トランジスタ８６によって回路網３４に、従っ
て加算点１８にゲートされる。加算点１８内への電流減
少はまた第２のビット周期における相関信号妨害を減少
する。

第５図、第６図及び第７図に例示された如く、オリジナ
ルパルス及び妨害ティルの他の３つの組合せとの作動は
類似しており、且つ第１表を参照して決定される。

積分器５０．３５０：６０，１６０：及び７６．１７６
は比較的高いオープンループ利得、例えば７０ｄＢを有
してオシ、従って多数のビット周期に亘って非常に小さ
な誤シ信号でも精分器コンデンサ上に高い電荷を作シ上
げるＳ、とができる。結果として、等止器は高度の精度
を与え、且つ重大な過修正（ｏｖｅｒｃｏｒｒｅｃｔｉ
ｏｎ）はない。誤シ又は妨害信号が零に近いとき「ハン
チング（ｈｕｎ−ｔｉｎｇ）Ｊ　　する傾向はない。更
に他の利点は積分器が高レベルのイミユニティ（ｉｍｍ
ｕｎｉｔＹ）　ヲ与える信号からのノイズを実質的に除
去することである。

高利得フィードバック回路を使用することによって精度
を改良することは、直流オフセット又は不整合のいかな
る問題もなお一層悪くするようなこ七はないことは理解
されるであろう。非反転信号及びその逆の双方で作動す
る大発明を具体化している適応等止器の重要な利点は、
それ等がまた直流オフセット及び不整合誤りを減少する
ことである。従って、正の直流オフセットを有している
入力信号も考えられる。正のパルス後「ゼロ（ｚｅｒｏ
）Ｊ周期をサンプリングするとと、等止器はオフセット
［圧を正のオリジナルパルス後に生ずる正の妨害として
取扱い、そして「同様な（ｌｉｌｃｅ）」相関積分器１
５０のコンデンサ上の電荷を増分する。次の「ゼロ（ｚ
ｅｒｏ）Ｊビット周期が負のパルス後サンプルされると
、反転信号Ｓ−がその積分器１５０に印加される。しか
しながら、直流オフセット電圧がこのとき反転されてお
り、従ってコンデンサ上の′電荷の対応する減少を生ず
る。この結果モして、多数のビット周期に暇って、直流
オフセット電圧が除かれる。

多数のビット周期に亘る、積分（ｉｎｔｅｇｒａｔ　１
ｏｎ）は高い誤り率又は妨害レベルがあるときでも等止
器を集中（ｃｏｎｖｅｒｇｅ）できることに注目すべき
である。これは回路が近似値のみであるが、平均して正
確である決定回路又はスライサ出力を利用しているから
である。

相関関係が非ゼロ（ｎｏｎ−ｚｅｒｏ）レベルにつづく
ゼロレベルを検出することによって、且つ不必要な相関
関係を決定するために直接このような「ゼロ（ｚｅｒｏ
）Ｊインターバル中に信号をサンプルすることによって
除去される大発明の実施態様の利点はそれ等が直接誤シ
信号を測定する必要性をなくしていることである。

既述の特定の用途、！！話加入考ループに対しては、３
ビット周期以上の等化が充分であることが判明した。し
かしながら他の用途に対しては多数又は少数のビット周
期が等化されることがでと、フィードバックステージ数
はそれに従って適応される。

本等止器はバイポーラ信号よシも寧ろ２通信号で動作さ
れることも理解されなければならない、この場合には回
路の種々の部分の対応する半分を省くことができる。

特定的に電話に適用する如く記述されたが、本発明はシ
ンボル間妨害を受は易い他のディジタル通信システム用
の適応等化器を包含する。

、、／′ 第１表 信　号　　　第４図　ｇ５図　′ｇ６図　官７図オリジ
ナル ＋　　　　　　　　　　　　　　＋ パルスＳｎ ティルＴｎ　　　　＋　　　　　　　　−＋ＱＡ　　　
　　　　＋　　　　　　　＋ＰＡ　　　　　　　　＋　
　　　　　　　　＋ＥＬ（ｉ５０）　　　　　　十　　
　　　　　＋ＥＬ　（ＦＩＯ）　　　　　　　　　　　
　　＋　　　　＋ｖＬ　　　　　　ダウン　ダウン　ア
ップ　アップｖＵＬ　　　　　アップ　アップ　ダウン
　ダウンエＬ　　　　　　アップ　アップ　ダウン　ダ
ウン”ＵＬ　　　　　　ダウン　ダウン　アップ　アッ
プより　　　　　　　アップ　ダウン　ダウン　アツプ
エｖ　　　　　　ダウン　アップ　アップ　ダウンエＮ
ティル　　　よシ以上　よシ以上よシ以上よシ以上、負
　　　　正　　　正　　　負

【図面の簡単な説明】

第１図はディジタル信号用適応等止器の全体的概略図で
ある； 第２図は等止器のパルス整形回路頌を示している； 第３図は更に詳細にフィードバックステージ囚を示して
いる； に４４図乃至第７図は正及び負のパルスと正及び負の妨
害ティルに対する等止器の作動を例示している； 第８図は規定されたシーケンスを検出するための検出回
路を詳ＭＫ示している； 第９図は等止器信号のためのタイミング線図である。 １０・・・・・・・・・・・・入力手段１２・・・・・
・・・・・・・入力 １４．１１４・・・・・・・・・・・・加算兼反転増幅
器２０．１２０・・・・・・・・・・・・抵抗体２３．
１２４・・・・・・・・・・・・フィードバック抵抗体
２６．１２６．２８．１２８．３０．１３０・・・・・
・・・・相関器３４．１３４・・・・・・・・・・・・
・・・パルス整形回路網３８・・・・・・・・・・・・
・・・・・・・・・・・・・・・決定回路４６．１４６
．５８．１５８．７０．１７０・・・・・・・・・・・
・係数回路５０．１５０．６０．１６０．７６．１７６
・・・・・・・・・・・・積分器８０・・・・・・・・
・・・・・・・・・・・・・シーケンス検出手段８２．
８４．１８２、ＩＦ＋４・・・・・・・・・アナログス
イッチ８６．８８．９０．９２・・・・・・・・・・・
・　トランジスタ９４．９６・・・・・・・・・・・・
・・・・・・・・・・・・ナントゲート特許出願人　ノ
ーザン・テレコム・リミテッド ＦＩＧ、　１ ＦＩＧ、　２ ＦＩＧ、　３ ＦＩＧ、４　　　　　　　　ＦＩＧ、　５ＦＩＧ、６　
　　　　　　　ＦＩＧ、７ＦＩＧ、　８ ＦＩＧ、　９

Claims (1)

1. 【特許請求の範囲】 １、ビット周期において、ディジタル信号をしきい値レ
   ベルと比較し、且つ該信号が該しきい値を超えているか
   どうかによつて、非ゼロ状態又はゼロ状態のいづれかを
   有している出力を提供する決定手段を有しているディジ
   タル通信システム用適応等化器において、 （ａ）ディジタル入力信号及びフィードバック信号を加
   算して補正されたディジタル信号を提供する入力手段と
   、但し、該補正されたディジタル信号は該決定手段に印
   加される； （ｂ）該補正された信号内に第１のビット周期における
   非ゼロ状態と後のビット周期における少くとも１つのゼ
   ロ状態とを具備しているシーケンスの発生を検出して、
   ゲート信号を各々のこのようなシーケンスに提供するた
   めのシーケンス検出手段と； （ｃ）少くとも１つのフィードバックステージとを具備
   しており、該フィードバックステージが： （ｉ）対応する後のビット周期中該補正された信号をサ
   ンプリングするために該シーケンス検出手段からの該ゲ
   ート信号に応答する相関器手段と； （ｉｉ）制御信号を提供してこのような補正された信号
   サンプルを積分するための積分器手段と、 （ｉｉｉ）該後のビット周期中該補正された信号の振幅
   を減少するように該フィードバック信号を制御する該制
   御信号に応答するフィードバック信号手段とを具備して
   いることを特徴とする適応等化器。 ２、該入力手段が該補正された非反転信号と、該補正さ
   れた信号の実質的に逆である信号とを提供するように配
   置されており； 該シーケンス検出手段からの各該ゲート信号が該第１の
   ビット周期における該非反転信号の極性に対応しており
   ；そして 該相関器手段が該非反転の補正された信号のサンプルを
   該積分器手段に印加するために１方の極性の該ゲート信
   号に応答し、且つ該反転信号のサンプルを該積分器手段
   に印加するために反対の極性の該ゲート信号に応答する
   特許請求の範囲第１項記載の適応等化器。 ３、該フィードバック信号手段が： （ｉｖ）該積分器制御信号に応答して該フィードバック
   信号の振幅を制御する制御手段と、 そして； （ｖ）該後のビット周期における該フィードバック信号
   の印加を制御するゲート手段とを具備しており、 該ゲート手段が該フィードバック信号を該入力手段に印
   加するために該第１のビット周期における該非ゼロ状態
   の極性を代表している信号に応答して、該非ゼロ状態の
   該極性によつて該後のビット周期における該補正された
   信号に反対の振幅変化を行なうようになつている特許請
   求の範囲第２項記載の適応等化器。 ４、該フィードバックステージが２つの実質的に並列な
   分岐を具備しており、各々が該相関器手段と、該積分器
   手段と、該フィードバック信号手段とを具備しており、
   そして； 第１の分岐における該相関器が該補正された信号サンプ
   ルを対応する第１の積分器に印加するために１方の極性
   の該非ゼロ状態に応答し、そして他方の分岐における該
   相関器が該補正された信号サンプルを対応する第２の積
   分器に印加するために反対の極性の該非ゼロ状態に応答
   し； 該第１の分岐における該フィードバック信号手段が対応
   する第１の制御信号に応答し、且つ該非ゼロ状態の極性
   を代表する信号に応答して、該非ゼロ状態がそれぞれ第
   １及び第２の極性を有しているときに選択的に該入力手
   段に第１及び第２のフィードバック信号を印加し； 第２の分岐における該フィードバック手段が類似してい
   るが他方の制御信号に反対に応答し、且つ該代表的な信
   号に応答して、該非ゼロ状態がそれぞれ該第２及び第１
   の極性を有しているとき選択的に該第１及び第２のフィ
   ードバック信号を選択的に提供するようになつている特
   許請求の範囲第１項記載の適応等化器。 ５、該入力手段が： 直列に第１及び第２の加算兼反転手段を具備しており、
   該第１の加算兼反転手段が第１の加算点に接続されたそ
   の入力と、第２の加算点に接続されたその出力とを有し
   ており、且つ該入力信号の逆をその該出力に提供してお
   り；該第２の加算兼反転手段が該第２の加算点に接続さ
   れたその入力を有しており、且つ該補正されたディジタ
   ル信号をその出力に提供しており；そして各々の該フィ
   ードバック信号手段が該第２のフィードバック信号を該
   第１の加算点に印加し、且つ該第１のフィードバック信
   号を該第２の加算点に印加するように配置されている特
   許請求の範囲第４項記載の適応等化器。 ６、該シーケンス検出手段が複数のゲート信号を提供す
   るように配置されており、各々が対応する複数の連続す
   る該後のビット周期の異なるビット周期におけるゼロ状
   態につづく第１のビット周期の非ゼロ状態を代表してお
   り、そして該等化器が更に対応する複数の該フィードバ
   ックステージを具備しており、各々のこのようなフィー
   ドバックステージが該シーケンス検出手段からの該ゲー
   ト信号のそれぞれの信号に応答して該後のビット周期の
   対応するビット周期における該フィードバック信号を制
   御する特許請求の範囲第１項記載の適応等化器。 ７、該シーケンス検出手段が該決定手段の出力を１又は
   それ以上後のビット周期に生ずるように遅らせるための
   遅延手段と、該決定手段の出力及び該遅延手段の出力又
   はその各々の出力に応答して該シーケンスの発生を決定
   する論理回路とを具備している特許請求の範囲第６項記
   載の適応等化器。 ８、該フィードバック信号手段が該後のビット周期にお
   いて実質的に方形パルスフィードバック信号を提供する
   ように配電されており、そして該等化器が該方形パルス
   を全体的に正弦曲線の形状に変換する手段を更に具備し
   ている特許請求の範囲第１項記載の適応等化器。 ９、該フィードバック信号手段が該フィードバック信号
   を該後のビット周期の中間部分のみの間に該入力手段に
   印加するように作動する特許請求の範囲第１項記載の適
   応等化器。 １０、該部分が該ビット周期の実質的に１／２を具備し
   ている特許請求の範囲第９項記載の適応等化器。 １１、該相関器手段が１又はそれ以上のスイッチング手
   段を具備しており、各々が該シーケンス検出手段からの
   該ゲート信号に応答して作動して該信号サンプルを該積
   分器手段に印加する特許請求の範囲第１項記載の適応等
   化器。 １２、ビット周期における、ディジタル信号をしきい値
   レベルと比較して、そして該信号が該しきい値を超えて
   いるかどうかによつて非ゼロ状態又はゼロ状態のいづれ
   かを有する出力を提供する決定手段を有しているディジ
   タル通信システムにおけるシンボル間妨害を適応等化す
   る方法において、 補正されたディジタル信号を提供するためにディジタル
   入力信号及びフィードバック信号を加算すること、但し
   、該補正されたディジタル信号は該決定手段手段に印加
   される； 該補正された信号において第１のビット周期における非
   ゼロ状態と、あとのビット周期における少くとも１つの
   ゼロ状態とを具備するシーケンスの発生を指示するゲー
   ト信号を提供すること；該ゲート信号に応答して、該後
   のビット周期中該補正された信号をサンプリングするこ
   と；制御信号を提供するためにこのような補正された信
   号サンプルを積分すること；そして 該後のビット周期中該補正された信号の振幅を減少する
   ように該フィードバック信号を制御する該制御信号に応
   答することとを含むことを特徴とする方法。 １３、非反転の該補正された信号を提供し、そして該補
   正された信号の実質的に逆である信号を提供すること； 該第１のビット周期において該非反転信号の極性に対応
   する該ゲート信号を提供すること；そして 該積分のために該非反転の補正された信号のサンプルを
   印加する１方の極性の該ゲート信号に応答し、そして該
   積分のために該反転信号のサンプルを印加する反対の極
   性の該ゲート信号に応答することとを含む特許請求の範
   囲第１２項記載の方法。 １４、該フィードバック信号の振幅が該制御信号に応答
   して制御され；そして 該後のビット周期における該フィードバック信号の付加
   が該第１のビット周期における該非ゼロ状態の極性を代
   表する信号に応答し、該フィードバック信号がディジタ
   ル入力信号と共に加算されて、該非ゼロ状態の該極性に
   よつて該後のビット周期における該補正された信号の反
   対の振幅変化を行なうようになつている特許請求の範囲
   第１３項記載の方法。 １５、該入力信号がバイポーラであり、そして１つの極
   性の該非ゼロ状態に応答して、該補正された信号サンプ
   ルが積分されて、第１の該制御信号を提供し、そして反
   対の極性の該非ゼロ状態に応答して、該補正された信号
   サンプルが積分されて、第２の該制御信号を提供し；そ
   して該第１の制御信号に応答し、且つ該非ゼロ状態の極
   性を代表する信号に応答して、該入力信号が、該非ゼロ
   状態がそれぞれ第１及び第２の極性を有するとき第１及
   び第２のフィードバック信号と共に選択的に加算され、
   そして第２の制御信号及び該代表的な信号に応答して、
   且つ該代表的な信号に応答して、該非ゼロ状態が、それ
   ぞれ、該第２及び第１の極性を有しているとき該第１及
   び第２のフィードバック信号と共に、該入力信号が、選
   択的に加算される特許請求の範囲第１２項記載の方法。 １６、複数の該ゲート信号が提供されており、各々が第
   １のビット周期における非ゼロ状態と、対応する複数の
   連続する該後のビット周期の異なるビット周期にゼロ状
   態とを具備していて、該サンプリング及び積分ステップ
   が該複数のゲート信号のそれぞれの信号に応答して行な
   われて、該後のビット周期の対応するビット周期におけ
   る対応する該フィードバック信号を制御する特許請求の
   範囲第１２項記載の方法。 １７、該決定手段の出力が１又はそれ以上後のビット周
   期に生ずるように遅らせること、該出力を論理回路に印
   加して、該シーケンスの発生を決定することとを更に含
   む特許請求の範囲第１６項記載の方法。 １８、該後のビット周期においてフィードバット信号の
   実質的に方形のパルスが提供されており、そして該方形
   パルスがそれから全体的に正弦曲線形状に変換される特
   許請求の範囲第１２項記載の方法。 １９、該フィードバック信号が該後のビット周期の中間
   部分のみの間で該入力信号と共に加算される特許請求の
   範囲第１２項記載の方法。 ２０、該部分が該ビット周期の実質的に１／２を含んで
   いる特許請求の範囲第１９項記載の方法。