JPS62280891A - アクテイブマトリツクス基板 - Google Patents
アクテイブマトリツクス基板Info
- Publication number
- JPS62280891A JPS62280891A JP61126578A JP12657886A JPS62280891A JP S62280891 A JPS62280891 A JP S62280891A JP 61126578 A JP61126578 A JP 61126578A JP 12657886 A JP12657886 A JP 12657886A JP S62280891 A JPS62280891 A JP S62280891A
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- JP
- Japan
- Prior art keywords
- source
- wiring
- gate
- active matrix
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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- 239000011159 matrix material Substances 0.000 title claims description 21
- 239000010408 film Substances 0.000 claims description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 210000002858 crystal cell Anatomy 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〈産業上の利用分野〉
本発明は、アモルファスシリコン半導体膜を用いた薄膜
トランジスタをスイッチ素子として絶縁性基板上にマト
リックス状に形成したアクティブマトリックス基板に関
するものである。
トランジスタをスイッチ素子として絶縁性基板上にマト
リックス状に形成したアクティブマトリックス基板に関
するものである。
〈従来の技術〉
近年、液晶等を用いた大容量表示素子の基板として、ア
モルファスシリコン（以下、ａ Ｓ ｒと略す）半導
体膜を用いた薄膜トランジスタ（以下、ＴＰＴと略する
）をガラス坂等の絶縁性基板上にマトリックス状に配設
したアクティブマトリックス基板が有望視されている。
モルファスシリコン（以下、ａ Ｓ ｒと略す）半導
体膜を用いた薄膜トランジスタ（以下、ＴＰＴと略する
）をガラス坂等の絶縁性基板上にマトリックス状に配設
したアクティブマトリックス基板が有望視されている。
このアクティブマトリックス基板は、絶縁性基板上に多
数のゲート配線とソース配線をそれぞれ行方向および列
方向に配設するとともに、このゲート配線とソース配線
との各交点にそれぞれＴＰＴを形成した構成になってい
る。そして、このアクティブマトリックス基板を用いて
マトリックス表示素子を構成する場合には、各ＴＰＴの
ドレイン電極にそれぞれ液晶層を電気的に接続状態で設
け、各ＴＰＴを各絵素のスイッチ素子として作用させる
。
数のゲート配線とソース配線をそれぞれ行方向および列
方向に配設するとともに、このゲート配線とソース配線
との各交点にそれぞれＴＰＴを形成した構成になってい
る。そして、このアクティブマトリックス基板を用いて
マトリックス表示素子を構成する場合には、各ＴＰＴの
ドレイン電極にそれぞれ液晶層を電気的に接続状態で設
け、各ＴＰＴを各絵素のスイッチ素子として作用させる
。
〈発明が解決しようとする問題点）
ところで、前記ＴＰＴを用いた従来のアクティブマトリ
ックス基板では、各ゲート配線および各ソース配線が何
れも等電位でないために、以下のような問題点を有して
いる。即ち、各ソース配線が互いに等電位でないために
、異なるソース配線にそれぞれ接続されている各ＴＦＴ
間において製造工程中に生じる静電気によってこれらの
閾値電圧に差が生じ、このアクティブマトリックス基板
に液晶セルを組み合わせて表示を行なった時に、ソース
配線に沿った縞模様が生じる。また、各ゲート配線にお
いても前述のソース配線と同様の不都合が生じ、良好な
画像表示が得られない。さらに、各ＴＰＴにおけるゲー
ト電極とソース電極間において製造工程中に生じる静電
気に起因する電位差のために、製造工程中においてゲー
ト電極とソース電極間で絶縁破壊が生じてリークが発生
し易く、これにより特性劣化を招くと云った問題がある
。
ックス基板では、各ゲート配線および各ソース配線が何
れも等電位でないために、以下のような問題点を有して
いる。即ち、各ソース配線が互いに等電位でないために
、異なるソース配線にそれぞれ接続されている各ＴＦＴ
間において製造工程中に生じる静電気によってこれらの
閾値電圧に差が生じ、このアクティブマトリックス基板
に液晶セルを組み合わせて表示を行なった時に、ソース
配線に沿った縞模様が生じる。また、各ゲート配線にお
いても前述のソース配線と同様の不都合が生じ、良好な
画像表示が得られない。さらに、各ＴＰＴにおけるゲー
ト電極とソース電極間において製造工程中に生じる静電
気に起因する電位差のために、製造工程中においてゲー
ト電極とソース電極間で絶縁破壊が生じてリークが発生
し易く、これにより特性劣化を招くと云った問題がある
。
〈発明の目的〉
本発明は、このような従来の問題点に鑑みなされたもの
で、全てのゲート配線およびソース配線を等電位として
液晶セルと組み合わせた場合に良好な画像表示を得るこ
とのできるアクティブマトリックス基板を提供すること
を目的とするものである。
で、全てのゲート配線およびソース配線を等電位として
液晶セルと組み合わせた場合に良好な画像表示を得るこ
とのできるアクティブマトリックス基板を提供すること
を目的とするものである。
く問題点を解決するための手段〉
本発明のアクティブマトリックス基板は、前記目的を達
成するための、絶縁性基板上に、多数のゲート配線およ
びソース配線を行および列方向にそれぞれ配設するとと
もに、この各ゲート配線と各ソース配線の各交点にアモ
ルファスシリコン半導体膜を用いた多数の薄膜トランジ
スタをマトリックス状に形成してなるアクティブマトリ
ックス基板において、全ての前記ゲート配線およびソー
ス配線をリンドープのｎゝ−アモルファスシリコン膜等
によるショートリングにより相互に接続した構成を特徴
とするものである。
成するための、絶縁性基板上に、多数のゲート配線およ
びソース配線を行および列方向にそれぞれ配設するとと
もに、この各ゲート配線と各ソース配線の各交点にアモ
ルファスシリコン半導体膜を用いた多数の薄膜トランジ
スタをマトリックス状に形成してなるアクティブマトリ
ックス基板において、全ての前記ゲート配線およびソー
ス配線をリンドープのｎゝ−アモルファスシリコン膜等
によるショートリングにより相互に接続した構成を特徴
とするものである。
く作用〉
前記構成としたことにより、全てのゲート配線およびソ
ース配線が、ショートリングにより相互に接続されてほ
ぼ等電位に保たれる。従って、各ＴＰＴの闇値電圧のば
らつきは殆んど生じなく、液晶セルと組み合わせて表示
装置を構成した時に、縞模様の生じない均一な画像表示
を得ることができるとともに、ＴＰＴのゲート電極とソ
ース電極間のリークも殆んど生じなく、静電気による特
性劣化を防止することができる。
ース配線が、ショートリングにより相互に接続されてほ
ぼ等電位に保たれる。従って、各ＴＰＴの闇値電圧のば
らつきは殆んど生じなく、液晶セルと組み合わせて表示
装置を構成した時に、縞模様の生じない均一な画像表示
を得ることができるとともに、ＴＰＴのゲート電極とソ
ース電極間のリークも殆んど生じなく、静電気による特
性劣化を防止することができる。
〈実施例〉
以下、本発明の好ましい一実施例を図面に基いて詳細に
説明する。
説明する。
図面において、ガラス板等の絶縁性基板（図示せず）上
に、多数のゲート配線１およびソース配線２がそれぞれ
行方向および列方向に配列して形成されているとともに
、この・各ゲート配線１およびソース配線２のぞれぞれ
の交点に、ＴＰＴ３がこれのゲート電極およびソース電
極をそれぞれゲート配線１およびソース配線２に電気的
接続した状態で配設されている。そして、リンドープの
ｎ”−ａ−３ｉ膜により各ＴＦＴ３を囲む環状に形成さ
れたショートリング４が、これに交差する全てのゲート
配線１およびソース配線２と電気的に接続されている。
に、多数のゲート配線１およびソース配線２がそれぞれ
行方向および列方向に配列して形成されているとともに
、この・各ゲート配線１およびソース配線２のぞれぞれ
の交点に、ＴＰＴ３がこれのゲート電極およびソース電
極をそれぞれゲート配線１およびソース配線２に電気的
接続した状態で配設されている。そして、リンドープの
ｎ”−ａ−３ｉ膜により各ＴＦＴ３を囲む環状に形成さ
れたショートリング４が、これに交差する全てのゲート
配線１およびソース配線２と電気的に接続されている。
このショートリング４を構成するリンドープのｎ”−ａ
−３ｉ膜は、ＴＰＴ３におけるソース電極およびドレイ
ン電極とノンドープのａ−３ｉ半導体膜との間のオーミ
ック接触のために用いられるので、前述のようにｎ”
−ａ−８ｔｌｌｉのショートリング４によってゲート配
線１とソース配線２とを接続しても製造工程の増加を伴
うことはない。
−３ｉ膜は、ＴＰＴ３におけるソース電極およびドレイ
ン電極とノンドープのａ−３ｉ半導体膜との間のオーミ
ック接触のために用いられるので、前述のようにｎ”
−ａ−８ｔｌｌｉのショートリング４によってゲート配
線１とソース配線２とを接続しても製造工程の増加を伴
うことはない。
また、ｎ” −ａ−３ｉＰＡは通常３００〜１０００人
程度の膜厚で用いられ、この場合のｎ”−ａ−３ｉ膜の
面抵抗は、これの製膜法によって異なるが、約１０〜３
００ＭΩ／−程度である。いま仮に、面抵抗が１００Ｍ
Ω／ｃＩＩＩのｎ”−ａ−３ｉ膜をショートリング４と
して用いた場合、隣接する各ソース配線２間を線幅が４
００ＩＪｍで線長が２００μｍのｎ”−ａ−３ｉ膜で接
続し、また、隣接する各ゲート配線１間を線幅が４００
μｍで線長が４ｐｍのｎ”−ａ−３ｉ膜で接続し、サラ
ニ、隣接するゲート配線１とソース配線２間を線幅が４
００μｍで線長が４０μｍのｎ”−ａ−８ｉ膜で接続す
ると、隣接する各ソース配線２間の抵抗値が５゜ＭΩ、
各ゲート配線１間の抵抗値がＩＭΩ、ゲート配線１とソ
ース配線２間の抵抗値がＬＯＭΩとそれぞれなる。一方
、このアクティブマトリックス基板のドライバの出力イ
ンピーダンスを前述の各抵抗値の数十分の−に設定する
は極めて容易であるため、この実施例のように各ゲート
配線１および各ソース配線２をショートリング４で接続
しても、ドライバ側から見た場合には各ゲート配線１お
よびソース配線２が実質的に電気的短絡状態にならない
。従って、ドライバによって所定のゲート配線１とソー
ス配線２とを選択して駆動することにより、既存のもの
と同様に所要のＴＦＴ３を選択駆動することができ、シ
ョートリング４の存在に拘わらず従来の基板と同様に駆
動することができる。
程度の膜厚で用いられ、この場合のｎ”−ａ−３ｉ膜の
面抵抗は、これの製膜法によって異なるが、約１０〜３
００ＭΩ／−程度である。いま仮に、面抵抗が１００Ｍ
Ω／ｃＩＩＩのｎ”−ａ−３ｉ膜をショートリング４と
して用いた場合、隣接する各ソース配線２間を線幅が４
００ＩＪｍで線長が２００μｍのｎ”−ａ−３ｉ膜で接
続し、また、隣接する各ゲート配線１間を線幅が４００
μｍで線長が４ｐｍのｎ”−ａ−３ｉ膜で接続し、サラ
ニ、隣接するゲート配線１とソース配線２間を線幅が４
００μｍで線長が４０μｍのｎ”−ａ−８ｉ膜で接続す
ると、隣接する各ソース配線２間の抵抗値が５゜ＭΩ、
各ゲート配線１間の抵抗値がＩＭΩ、ゲート配線１とソ
ース配線２間の抵抗値がＬＯＭΩとそれぞれなる。一方
、このアクティブマトリックス基板のドライバの出力イ
ンピーダンスを前述の各抵抗値の数十分の−に設定する
は極めて容易であるため、この実施例のように各ゲート
配線１および各ソース配線２をショートリング４で接続
しても、ドライバ側から見た場合には各ゲート配線１お
よびソース配線２が実質的に電気的短絡状態にならない
。従って、ドライバによって所定のゲート配線１とソー
ス配線２とを選択して駆動することにより、既存のもの
と同様に所要のＴＦＴ３を選択駆動することができ、シ
ョートリング４の存在に拘わらず従来の基板と同様に駆
動することができる。
この実施例のアクティブマトリックス基板の各ＴＰＴの
ドレイン電極にぞれぞれ液晶セルを接続して大容量表示
装置を構成した場合、前述のような程度の各ゲート配線
１間並びにソース配線２間のリークは、実用上問題とな
らない。そして、ショートリング４によって各ゲート配
線１およびソース配線２がほぼ等電位に保持されている
ことによって、各ＴＰＴ３間の闇値電圧に差が生じなく
、均一な画像表示を得ることができる。特に、この実施
例では、前述のように各ゲート配線１間の抵抗値を各ソ
ース配線２間の抵抗値よりも低くしているが、この方が
液晶の駆動に際し好ましい結果を得られる。しかも、ゲ
ート配線１とソース配線２間のリークも生じ難い、高い
製造歩留り並びに信頼性を得ることができる。
ドレイン電極にぞれぞれ液晶セルを接続して大容量表示
装置を構成した場合、前述のような程度の各ゲート配線
１間並びにソース配線２間のリークは、実用上問題とな
らない。そして、ショートリング４によって各ゲート配
線１およびソース配線２がほぼ等電位に保持されている
ことによって、各ＴＰＴ３間の闇値電圧に差が生じなく
、均一な画像表示を得ることができる。特に、この実施
例では、前述のように各ゲート配線１間の抵抗値を各ソ
ース配線２間の抵抗値よりも低くしているが、この方が
液晶の駆動に際し好ましい結果を得られる。しかも、ゲ
ート配線１とソース配線２間のリークも生じ難い、高い
製造歩留り並びに信頼性を得ることができる。
〈発明の効果〉
以上詳述したように本発明のアクティブマトリックス基
板によると、ショートリングにより全てのゲート配線お
よびソース配線を互いに電気的に接続する構成としたの
で、各ゲート配線およびソース配線がそれぞれほぼ等電
位に保持され、各ＴＦＴ間の闇値電圧に差が生じないた
め、液晶セルと組み合わせて大容量表示装置構成した場
合、縞模様のない均一な画像表示を得ることができる。
板によると、ショートリングにより全てのゲート配線お
よびソース配線を互いに電気的に接続する構成としたの
で、各ゲート配線およびソース配線がそれぞれほぼ等電
位に保持され、各ＴＦＴ間の闇値電圧に差が生じないた
め、液晶セルと組み合わせて大容量表示装置構成した場
合、縞模様のない均一な画像表示を得ることができる。
また、ゲート配線とソース配線間のリークも生じ難く、
製造工程中の静電気に起因する特性劣化を防止すること
ができ、製造歩留り並びに信頼性に極めて高いものを得
ることかできる。
製造工程中の静電気に起因する特性劣化を防止すること
ができ、製造歩留り並びに信頼性に極めて高いものを得
ることかできる。
図面は本発明のアクティブマトリックス基板の一実施例
の概略図である。 １・−ゲート配線 ２・・・−ソース配線 ３−・−薄膜トランジスタ ４− ショートリング
の概略図である。 １・−ゲート配線 ２・・・−ソース配線 ３−・−薄膜トランジスタ ４− ショートリング
Claims (3)
- （１）絶縁性基板上に、多数のゲート配線およびソース
配線を行および列方向にそれぞれ配設するとともに、こ
の各ゲート配線と各ソース配線の各交点にアモルファス
シリコン半導体膜を用いた多数の薄膜トランジスタをマ
トリックス状に形成してなるアクティブマトリックス基
板において、全ての前記ゲート配線およびソース配線を
、リンドープのｎ＾＋−アモルファスシリコン膜等によ
るショートリングにより相互に接続したことを特徴とす
るアクティブマトリックス基板。 - （２）各ゲート配線間の抵抗値と各ソース配線間の抵抗
値とが異なることを特徴とする特許請求の範囲第１項に
記載のアクティブマトリックス基板。 - （３）各ゲート配線間の抵抗値を各ソース配線間の抵抗
値よりも小さくしたことを特徴とする特許請求の範囲第
２項に記載のアクティブマトリックス基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126578A JPS62280891A (ja) | 1986-05-30 | 1986-05-30 | アクテイブマトリツクス基板 |
| US07/043,342 US4857907A (en) | 1986-04-30 | 1987-04-28 | Liquid-crystal display device |
| DE19873714164 DE3714164A1 (de) | 1986-04-30 | 1987-04-28 | Fluessigkristallanzeige |
| GB8710193A GB2193027B (en) | 1986-04-30 | 1987-04-29 | A liquid-crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126578A JPS62280891A (ja) | 1986-05-30 | 1986-05-30 | アクテイブマトリツクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62280891A true JPS62280891A (ja) | 1987-12-05 |
| JPH0547813B2 JPH0547813B2 (ja) | 1993-07-19 |
Family
ID=14938637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126578A Granted JPS62280891A (ja) | 1986-04-30 | 1986-05-30 | アクテイブマトリツクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62280891A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219662A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | アモルフアスシリコン薄膜トランジスタマトリクスアレイ |
-
1986
- 1986-05-30 JP JP61126578A patent/JPS62280891A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219662A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | アモルフアスシリコン薄膜トランジスタマトリクスアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547813B2 (ja) | 1993-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |