JPS62274648A - 多ピン半導体モジユ−ル - Google Patents
多ピン半導体モジユ−ルInfo
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- JPS62274648A JPS62274648A JP61119526A JP11952686A JPS62274648A JP S62274648 A JPS62274648 A JP S62274648A JP 61119526 A JP61119526 A JP 61119526A JP 11952686 A JP11952686 A JP 11952686A JP S62274648 A JPS62274648 A JP S62274648A
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- 230000017525 heat dissipation Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 14
- 238000007789 sealing Methods 0.000 abstract description 2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Engineering & Computer Science (AREA)
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、電子制御装置に実装する多ピン半導体モジ
ュールに関するものである。
ュールに関するものである。
第３図は従来の半導体モジュールを示す分解斜視図であ
る。この図において、１は例えばフリップチップポンデ
ィングされた論理素子で、複数個がモジュール基板２に
実装されている。３は前記モジュール基板２に設けられ
たＩ１０ピン、４は前記論理素子１を気密封止するため
の蓋板、５は前記蓋板４上に設けられた放熱フィンであ
る。
る。この図において、１は例えばフリップチップポンデ
ィングされた論理素子で、複数個がモジュール基板２に
実装されている。３は前記モジュール基板２に設けられ
たＩ１０ピン、４は前記論理素子１を気密封止するため
の蓋板、５は前記蓋板４上に設けられた放熱フィンであ
る。
次に動作について説明する。
モジュール基板２にフリップチップポンディングされた
複数の論理素子１は、モジュール基板２内の多層配線に
より相互接続されてＩ１０ピン３により信号を入出力す
る。複数の論理素子１は蓋板４により封止され、放熱フ
ィン５により放熱される。
複数の論理素子１は、モジュール基板２内の多層配線に
より相互接続されてＩ１０ピン３により信号を入出力す
る。複数の論理素子１は蓋板４により封止され、放熱フ
ィン５により放熱される。
従来の半導体モジュールは、以上のように論理素子１の
みによって構成されているので、記憶素子を必要とする
場合には、論理素子１と記憶素子とをプリント基板上で
結線することが必要であるため、実装密度が低いなどの
間通点があった。
みによって構成されているので、記憶素子を必要とする
場合には、論理素子１と記憶素子とをプリント基板上で
結線することが必要であるため、実装密度が低いなどの
間通点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、論理素子と記憶素子とを高密度に実装でき
る多ピン半導体モジュールを得ることを目的とする。
れたもので、論理素子と記憶素子とを高密度に実装でき
る多ピン半導体モジュールを得ることを目的とする。
この発明に係る多ピン半導体モジュールは、複数の論理
素子を実装したモジュール基板と、複数の記憶素子を実
装したモジュール基板との間をそれぞれ外ワタを介して
上下に複数層に気密接合し、最上層に位置するモジュー
ル基板上の論理素子または記憶素子を蓋板により気密封
止し、この蓋板上に放熱フィンを設けたものである。
素子を実装したモジュール基板と、複数の記憶素子を実
装したモジュール基板との間をそれぞれ外ワタを介して
上下に複数層に気密接合し、最上層に位置するモジュー
ル基板上の論理素子または記憶素子を蓋板により気密封
止し、この蓋板上に放熱フィンを設けたものである。
この発明においては、複数の論理素子と複数の記憶素子
とを単一のモジュール内に組み込むため、高密度実装が
可能となる。
とを単一のモジュール内に組み込むため、高密度実装が
可能となる。
第１図はこの発明の一実施例を示す多ピン半導体モジュ
ールの分解斜視図である。この図において、第３図と同
一符号は同一構成部分を示し、６はフリップチップポン
ディングされた記憶素子、７は前記記憶素子６が複数実
装されたモジュール基板、８はこのモジュール基板７に
設けた穴、９は前記モジュール基板７に設けられたＴ１
０ピン、１０は前記モジュール基板２と７を接続して記
憶素子６を気密封止する外ワタである。
ールの分解斜視図である。この図において、第３図と同
一符号は同一構成部分を示し、６はフリップチップポン
ディングされた記憶素子、７は前記記憶素子６が複数実
装されたモジュール基板、８はこのモジュール基板７に
設けた穴、９は前記モジュール基板７に設けられたＴ１
０ピン、１０は前記モジュール基板２と７を接続して記
憶素子６を気密封止する外ワタである。
なお、第２図に第１図の各部分の組み立て状態の斜視図
を示す。
を示す。
モジュール基板２にフリップチップポンディングされた
複数の論理素子１は、モジュール基板２内の多層配線に
より相互接続され、Ｉ１０ピン３によって信号を入出力
する。
複数の論理素子１は、モジュール基板２内の多層配線に
より相互接続され、Ｉ１０ピン３によって信号を入出力
する。
またモジュール基板７にフリップチップポンディングさ
れた複数の記憶素子６は、モジュール基板７内の多層配
線により相互接続され、Ｉ１０ピン９によって信号を入
出力するが、一部は穴８に半田付けされたＩ１０ピン３
により記憶素子６と相互接続される。複数の記憶素子６
はモジュール基板２と外ワク１ｏにより気密封止され、
複数の論理素子１は蓋板４によって気密封止され、放熱
フィン５によって放熱される。
れた複数の記憶素子６は、モジュール基板７内の多層配
線により相互接続され、Ｉ１０ピン９によって信号を入
出力するが、一部は穴８に半田付けされたＩ１０ピン３
により記憶素子６と相互接続される。複数の記憶素子６
はモジュール基板２と外ワク１ｏにより気密封止され、
複数の論理素子１は蓋板４によって気密封止され、放熱
フィン５によって放熱される。
なお、上記実施例では、複数の論理素子１が実装された
モジュール基板２を上に、複数の記憶素子６が実装され
たモジュール基板７を下にして気密封止したものを示し
たが、モジュール基板７を上に、モジュール基板２を下
にしてもよい。
モジュール基板２を上に、複数の記憶素子６が実装され
たモジュール基板７を下にして気密封止したものを示し
たが、モジュール基板７を上に、モジュール基板２を下
にしてもよい。
また２つのモジュール基板２．７を気密封止したが、３
つ以上でもよい。
つ以上でもよい。
さらに、論理素子１．記憶素子６ともに９個のものを示
したが、素子数はこれに限定されるものではない。
したが、素子数はこれに限定されるものではない。
また論理素子１と記憶素子６とはフリップチップポンデ
ィングしたものを示したが、ワイヤポンディングでもＴ
Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）でもよい。
ィングしたものを示したが、ワイヤポンディングでもＴ
Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）でもよい。
この発明は以上説明したとおり、複数の論理素子を実装
したモジュール基板と、複数の記憶素子を実装したモジ
ュール基板との間にそれぞれ外ワクを介して上下に複数
層に気密接合し、最上層のモジュール基板上の論理素子
または記憶素子を蓋板により気密封止し、この蓋板上に
放熱フィンを設けたので、高い機能性を持った半導体モ
ジュールを実現でき、また高密度実装を可能にできる効
果がある。
したモジュール基板と、複数の記憶素子を実装したモジ
ュール基板との間にそれぞれ外ワクを介して上下に複数
層に気密接合し、最上層のモジュール基板上の論理素子
または記憶素子を蓋板により気密封止し、この蓋板上に
放熱フィンを設けたので、高い機能性を持った半導体モ
ジュールを実現でき、また高密度実装を可能にできる効
果がある。
第１図はこの発明の一実施例を示す多ピン半導体モジュ
ールの分解斜視図、：ＪＪ２図はこの発明の半導体モジ
ュールの組み立て状態を示す斜視図、第３図は従来の半
導体モジュールを示す分解斜視図である。 図において、１は論理素子、２，７はモジュール基板、
３．９はＩ１０ピン、４は蓋板、５は放熱フィン、６は
記憶素子、８は穴、１ｏは外ワタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 手続補正書（自発） １、事件の表示 特願昭８１−１１９５２６号２、
発明の名称 レピン半導体モジュール訊補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、補正の対象 図面 ６、補正の内容 第１図を別紙のように補正する。 以 上 第１図
ールの分解斜視図、：ＪＪ２図はこの発明の半導体モジ
ュールの組み立て状態を示す斜視図、第３図は従来の半
導体モジュールを示す分解斜視図である。 図において、１は論理素子、２，７はモジュール基板、
３．９はＩ１０ピン、４は蓋板、５は放熱フィン、６は
記憶素子、８は穴、１ｏは外ワタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 手続補正書（自発） １、事件の表示 特願昭８１−１１９５２６号２、
発明の名称 レピン半導体モジュール訊補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、補正の対象 図面 ６、補正の内容 第１図を別紙のように補正する。 以 上 第１図
Claims (1)
- 複数の論理素子を実装したモジュール基板と、複数の記
憶素子を実装したモジュール基板との間をそれぞれ外ワ
クを介して上下に複数層に気密接合し、最上層のモジュ
ール基板上の論理素子または記憶素子を蓋板により気密
封止し、この蓋板上に放熱フィンを設けたことを特徴と
する多ピン半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119526A JPS62274648A (ja) | 1986-05-22 | 1986-05-22 | 多ピン半導体モジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119526A JPS62274648A (ja) | 1986-05-22 | 1986-05-22 | 多ピン半導体モジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274648A true JPS62274648A (ja) | 1987-11-28 |
Family
ID=14763462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119526A Pending JPS62274648A (ja) | 1986-05-22 | 1986-05-22 | 多ピン半導体モジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970577A (en) * | 1988-04-12 | 1990-11-13 | Hitachi, Ltd. | Semiconductor chip module |
| KR100664795B1 (ko) | 2002-12-30 | 2007-01-04 | 동부일렉트로닉스 주식회사 | 와이어 스택형 반도체 패키지 및 그 구조 |
-
1986
- 1986-05-22 JP JP61119526A patent/JPS62274648A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970577A (en) * | 1988-04-12 | 1990-11-13 | Hitachi, Ltd. | Semiconductor chip module |
| KR100664795B1 (ko) | 2002-12-30 | 2007-01-04 | 동부일렉트로닉스 주식회사 | 와이어 스택형 반도체 패키지 및 그 구조 |
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