JPS6227423B2 - - Google Patents
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- JPS6227423B2 JPS6227423B2 JP56102847A JP10284781A JPS6227423B2 JP S6227423 B2 JPS6227423 B2 JP S6227423B2 JP 56102847 A JP56102847 A JP 56102847A JP 10284781 A JP10284781 A JP 10284781A JP S6227423 B2 JPS6227423 B2 JP S6227423B2
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- input
- output
- memory
- address
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- 238000000034 method Methods 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims 5
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
Description
【発明の詳細な説明】
本発明は、アドレス空間上で同一のアドレスを
有する重複メモリ領域と入出力領域を切替え制御
することにより、メモリを有効に使用するアドレ
ス制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an address control method that effectively uses memory by controlling switching between overlapping memory areas and input/output areas having the same address in an address space.
従来、小型の電子計算機等においては、同一の
アドレス空間内に、メモリ領域と入出力領域を共
に設定していたので、入出力領域として設定され
たアドレスに対応した重複メモリ領域は、CPU
からのアクセスが不可能となつてメモリがその分
無駄になるばかりか、メモリ上のアドレスも入出
力領域の前後で不連続となり、プログラムの作成
及びローデイング等に際して、絶えず入出力領域
の存在を考慮する必要が生じ、作業に長時間を要
する欠点があつた。 Conventionally, in small computers, etc., both the memory area and the input/output area were set in the same address space, so the duplicate memory area corresponding to the address set as the input/output area was
Not only is the memory wasted as it becomes impossible to access from the input/output area, but the addresses on the memory become discontinuous before and after the input/output area, so the existence of the input/output area must be constantly taken into account when creating and loading programs. This had the disadvantage of requiring a long time to complete the work.
そこで、本発明は、同一のアドレスを有する重
複メモリ領域と入出力領域を切替え制御すること
により、CPUが重複メモリ領域と入出力領域を
択一的にアクセスし得るようにして構成し、もつ
て前述の欠点を解消したアドレス制御方式を提供
することを目的とするものである。 Therefore, the present invention is configured so that the CPU can selectively access the duplicated memory area and the input/output area by controlling switching between the duplicated memory area and the input/output area that have the same address. It is an object of the present invention to provide an address control method that eliminates the above-mentioned drawbacks.
以下、図面に示す実施例に基き、本発明を具体
的に説明する。 The present invention will be specifically described below based on embodiments shown in the drawings.
第１図は本発明が適用された電子計算機の一例
を示すブロツク図である。 FIG. 1 is a block diagram showing an example of an electronic computer to which the present invention is applied.
電子計算機１は、第１図に示すように、CPU
２を有しており、CPU２にはアドレスバス３を
介してデコーダ５，６，７，９が接続している。
デコーダ５の出力側にはアドレス空間上でME−
０からME−Ｚまでのアドレスを付与されたメモ
リ１０が接続しており、メモリ１０のアドレス
ME−ＭからME−（Ｍ＋ｍ）までの間のメモリ領
域は後述の入出力領域と同一のアドレスが付与さ
れた重複メモリ領域１０ａとなつており、更にア
ドレスME−ＹからME−Ｚの間はモニタプログ
ラムが収納されたモニタプログラム領域１０ｂと
なつている。一方、デコーダ６の出力側には、デ
コーダ６と共に入出力領域１１を構成する第１の
フリツプフロツプ１２及び第２のフリツプフロツ
プ１３が接続しており、各フリツプフロツプ１
２，１３の出力側はゲート回路１５を構成する
NAND回路１６の入力端に接続している。NAND
回路１６の出力端はAND回路１７の一方の入力
端に接続しており、他の入力端にはデコーダ７の
出力側が接続している。AND回路１７、従つて
ゲート回路１５の出力はAND回路１９，２０の
一方の入力端に、また、デコーダ５，６の入力側
に接続している。各AND回路１９，２０の出力
端はプリンタ等の入出力装置に接続された入出力
レジスタ２１，２２が、及び、入力端の他方には
デコーダ９の出力側が接続されており、入出力領
域１１中のフリツプフロツプ１２，１３及び入出
力レジスタ２１，２２等には重複メモリ領域１０
ａと同一のアドレスME−Ｍ，ME−（Ｍ＋１），
……ME−（Ｍ＋３）までが付与されている。ま
た、デコーダ７の一つの出力はフリツプフロツプ
１３のリセツト信号として入力されるようにな
し、CPU２とフリツプフロツプ１２，１３間は
データバス２３を介して接続されている。 As shown in Fig. 1, the electronic computer 1 has a CPU
2, and decoders 5, 6, 7, and 9 are connected to the CPU 2 via an address bus 3.
The output side of decoder 5 has ME− on the address space.
Memory 10 assigned addresses from 0 to ME-Z is connected, and the address of memory 10 is
The memory area between ME-M and ME-(M+m) is a duplicate memory area 10a assigned the same address as the input/output area described below, and the area between addresses ME-Y and ME-Z is This is a monitor program area 10b in which a monitor program is stored. On the other hand, a first flip-flop 12 and a second flip-flop 13, which together with the decoder 6 constitute the input/output area 11, are connected to the output side of the decoder 6.
The output sides of 2 and 13 constitute a gate circuit 15
It is connected to the input end of the NAND circuit 16. NAND
The output end of the circuit 16 is connected to one input end of the AND circuit 17, and the output side of the decoder 7 is connected to the other input end. The output of the AND circuit 17 and hence the gate circuit 15 is connected to one input terminal of the AND circuits 19 and 20, and also to the input sides of the decoders 5 and 6. The output terminals of each AND circuit 19 and 20 are connected to input/output registers 21 and 22 connected to an input/output device such as a printer, and the output side of the decoder 9 is connected to the other input terminal, and the input/output area 11 The flip-flops 12, 13, input/output registers 21, 22, etc. inside have a duplicate memory area 10.
Same address as a ME-M, ME-(M+1),
...Up to ME-(M+3) is given. Further, one output of the decoder 7 is inputted as a reset signal to the flip-flop 13, and the CPU 2 and the flip-flops 12 and 13 are connected via a data bus 23.
電子計算機１は、以上のような構成を有するの
で、初期状態では第１のフリツプフロツプ１２の
出力信号S1は“０”で第２のフリツプフロツプ１
３の出力信号S2は“１”となつており、従つて
NAND回路１６の出力信号S3は“１”となつてい
る。この状態で、CPU２がモニタプログラム領
域１０ｂ中に収納されたモニタプログラムによ
り、メモリ１０中の入出力領域１１と同一のアド
レスME−Ｍ〜（Ｍ＋ｍ）を有するメモリ領域１
０ａに対してアクセスする必要が生じた場合に
は、まずアドレスバス３を介してアドレスデータ
Ｍを出力することで入出力領域１１中のアドレス
ME−Ｍに共通なアドレスを持つ第１のフリツプ
フロツプ１２に対してデコーダ６を介してアクセ
スし、データバス２３を介してフリツプフロツプ
１２の出力信号S1を“１”にセツトする。する
と、NAND回路１６の出力信号S3は“０”となる
が、入出力領域１１に対応したアドレスＭ〜アド
レス（Ｍ＋ｍ）までがアクセスされるとき、デコ
ーダ７の出力信号S4は“１”となり、AND回路
１７の入出力セレクト信号S5は“０”となつて、
AND回路１９，２０及びデコーダ５，６に入力
する。すると、AND回路１９，２０はデコーダ
９からのセレクト信号S6，S7を禁止して入出力レ
ジスタ２１，２２がアクセスされることを阻止す
ると共に、デコーダ６は信号S5が“０”となるこ
とによりそのデコード動作が禁止され、CPU２
側からは全入出力領域１１、つまりフリツプフロ
ツプ１２，１３、入出力レジスタ２１，２２に対
するアクセスが不可能になる。一方、デコーダ５
は信号S5が“０”となることにより、アドレス
ME−Ｍ〜（Ｍ＋ｍ）の重複メモリ領域１０ａへ
のアクセスが可能となり、CPU２はメモリ１０
中のアドレスME−０〜ME−Ｙまでの全エリア
について自由にアクセスし得るようになる。この
状態で、CPU２がモニタプログラムに従つた一
つの命令を実行し終わり、次の命令を実行するた
めに、モニタプログラム領域１０ｂをアクセス
し、所定のアドレス（Ｙ〜Ｚまでの、例えば（Ｙ
＋ｎ））に格納されている命令をフエツチする
と、デコーダ７に入力されるアドレス（Ｙ＋ｎ）
によつて、デコーダ７からリセツト信号S8がフリ
ツプフロツプ１３に出力され、フリツプフロツプ
１３の出力信号S2を強制的に“０”にセツトし、
更にセレクト信号S4も“１”にする。すると
NAND回路１６の出力信号S3は“０”から“１”
となり、AND回路１７の出力信号S5は“１”と
なる。すると、それまで禁止されていたデコーダ
９からのセレクト信号S6，S7はその禁止が解除さ
れ、更にデコーダ６もデコード動作の禁止を解か
れる。一方、デコーダ５は重複メモリ領域１０ａ
に対するデコードが禁止され、CPU２は重複メ
モリ領域１０ａに対するアクセスが不可能となる
反面、領域１０ａと同一アドレスの付された入出
力領域１１に対するアクセスが可能となる。そこ
で、CPU２は、フリツプフロツプ１２，１３に
対してデコーダ６を介してアクセスし、フリツプ
フロツプ１２の出力信号S1をデータバス２３から
の信号で“１”から“０”に、フリツプフロツプ
１３の信号S2を“０”から“１”とし、初期状態
に復帰させる。この場合、信号S3は“１”のまま
変化することはないが、CPU２がモニタプログ
ラムにより、入出力領域１１に対してアクセスす
る必要が生じた場合には、領域１１のアドレスＭ
〜Ｍ＋ｍをアクセスする限りデコーダ７のセレク
ト信号S4は“１”となつているので、信号S5も
“１”を維持し、CPU２は入出力領域１１に対し
て自由にアクセスが可能となる。なお、モニタプ
ログラムによりメモリ１０の領域１０ａに対して
アクセスを行なう場合には、最初に述べたよう
に、デコーダ６を介してフリツプフロツプ１２に
アクセスしデータバス２３によつて、第１のフリ
ツプフロツプ１の信号S1を“１”にセツトするこ
とにより、信号S2が“１”、信号S3が“０”とな
り、このとき信号S4は“１”なので信号S5は
“０”となつてCPU２は入出力領域１１と同一の
アドレスME−Ｍ〜（Ｍ＋ｍ）を有する重複メモ
リ領域１０ａに対してアクセスが可能となる。 Since the electronic computer 1 has the above configuration, in the initial state, the output signal S1 of the first flip-flop 12 is "0" and the output signal S1 of the second flip-flop 12 is "0".
The output signal S 2 of 3 is “1”, so
The output signal S3 of the NAND circuit 16 is "1". In this state, the CPU 2 uses the monitor program stored in the monitor program area 10b to select the memory area 1 having the same addresses ME-M to (M+m) as the input/output area 11 in the memory 10.
When it is necessary to access 0a, first output the address data M via the address bus 3 to access the address in the input/output area 11.
The first flip-flop 12 having an address common to ME-M is accessed via the decoder 6, and the output signal S1 of the flip-flop 12 is set to "1" via the data bus 23. Then, the output signal S3 of the NAND circuit 16 becomes "0", but when addresses M to (M+m) corresponding to the input/output area 11 are accessed, the output signal S4 of the decoder 7 becomes "1". Therefore, the input/output select signal S5 of the AND circuit 17 becomes "0", and
It is input to AND circuits 19 and 20 and decoders 5 and 6. Then, the AND circuits 19 and 20 inhibit the select signals S 6 and S 7 from the decoder 9 to prevent the input/output registers 21 and 22 from being accessed, and the decoder 6 also prevents the input/output registers 21 and 22 from being accessed. As a result, the decoding operation is prohibited and CPU2
Access to the entire input/output area 11, that is, the flip-flops 12 and 13 and the input/output registers 21 and 22 is impossible from the side. On the other hand, decoder 5
When the signal S5 becomes “0”, the address
It becomes possible to access the duplicated memory area 10a of ME-M to (M+m), and the CPU 2
The entire area from addresses ME-0 to ME-Y can be freely accessed. In this state, the CPU 2 finishes executing one instruction according to the monitor program, and in order to execute the next instruction, accesses the monitor program area 10b and selects a predetermined address (from Y to Z, for example (Y
+n)), the address (Y+n) is input to the decoder 7.
As a result, a reset signal S8 is output from the decoder 7 to the flip-flop 13, and the output signal S2 of the flip-flop 13 is forcibly set to "0".
Furthermore, the select signal S4 is also set to "1". Then
The output signal S3 of the NAND circuit 16 is from “0” to “1”
Therefore, the output signal S5 of the AND circuit 17 becomes "1". Then, the select signals S 6 and S 7 from the decoder 9, which had been prohibited until then, are no longer prohibited, and the decoder 6 is also no longer prohibited from decoding. On the other hand, the decoder 5 has a duplicate memory area 10a.
decoding is prohibited, and while the CPU 2 is unable to access the overlapping memory area 10a, it is enabled to access the input/output area 11 assigned the same address as the area 10a. Therefore, the CPU 2 accesses the flip-flops 12 and 13 via the decoder 6, changes the output signal S 1 of the flip-flop 12 from "1" to "0" with the signal from the data bus 23, and changes the output signal S 2 of the flip-flop 13 from "1" to "0". is changed from "0" to "1" to return to the initial state. In this case, the signal S3 remains "1" and does not change, but when the CPU 2 needs to access the input/output area 11 by the monitor program, the address M of the area 11 is
Since the select signal S 4 of the decoder 7 remains “1” as long as ~M+m is accessed, the signal S 5 also maintains “1”, and the CPU 2 can freely access the input/output area 11. . Note that when the monitor program accesses the area 10a of the memory 10, the flip-flop 12 is accessed via the decoder 6 and the first flip-flop 1 is accessed via the data bus 23, as described above. By setting the signal S 1 to "1", the signal S 2 becomes "1" and the signal S 3 becomes "0". At this time, since the signal S 4 is "1", the signal S 5 becomes "0". The CPU 2 can access the overlapping memory area 10a having the same addresses ME-M to (M+m) as the input/output area 11.
以上説明したように、本発明によれば、アドレ
ス空間上で同一のアドレスを有する重複メモリ領
域１０ａと入出力領域１１を、択一的にアクセス
することが可能となるので、従来CPU２がアク
セスできず使用が不可能だつた重複メモリ領域１
０ａを有効に活用することが可能となるばかり
か、メモリ１０上のアドレスが入出力領域１１に
対応する部分１０ａで不連続となることもなくな
り、プログラムの作成及びローデイング等を入出
力領域１１の存在を無視して行なうことができ、
能率よく作業を行なうことが可能となる。 As explained above, according to the present invention, it is possible to alternatively access the overlapping memory area 10a and the input/output area 11, which have the same address in the address space, so that the CPU 2 could not access it conventionally. Duplicate memory area 1 that could not be used
0a can be used effectively, and addresses on the memory 10 are no longer discontinuous in the part 10a corresponding to the input/output area 11, and program creation and loading can be done in the input/output area 11. It can be done by ignoring the existence of
It becomes possible to work efficiently.
第１図は本発明が適用された電子計算機の一例
を示すブロツク図である。
１……電子計算機、２……CPU、７……デコ
ーダ、１０……メモリ、１０ａ……重複メモリ領
域、１０ｂ……モニタプログラム領域、１１……
入出力領域、１２……第１のセツト手段、（フリ
ツプフロツプ）、１３……第２のセツト手段（フ
リツプフロツプ）、１５……切替え手段（ゲート
回路）、２１，２２……入出力レジスタ。
FIG. 1 is a block diagram showing an example of an electronic computer to which the present invention is applied. DESCRIPTION OF SYMBOLS 1...Electronic computer, 2...CPU, 7...Decoder, 10...Memory, 10a...Duplicated memory area, 10b...Monitor program area, 11...
Input/output area, 12... first setting means (flip-flop), 13... second setting means (flip-flop), 15... switching means (gate circuit), 21, 22... input/output register.
Claims (1)
格納領域に対しアドレス空間上で同一のアドレス
が付与された重複メモリ領域を一部に有するメモ
リ、及び該メモリに格納されたプログラムを読出
し遂行する処理装置からなり、前記メモリ中の、
重複メモリ領域外の領域に収納されたモニタプロ
グラムに従つて選択される複数種類のプログラム
を処理装置が実行する装置において、前記入出力
データ格納領域中に、重複メモリ領域と同一のア
ドレスを有するセツト手段と、該セツト手段の出
力によつて処理装置がアクセス可能な対象領域を
入出力データ格納領域側と重複メモリ領域側とに
切替える切替え手段と、処理装置がモニタプログ
ラムを実行した際に、前記セツト手段をリセツト
するデコーダとを設け、重複メモリ領域と入出力
データ格納領域とに対して、該モニタプログラム
の所定領域の命令がフエツチされる時に切替える
ことを特徴とするアドレス制御方式。1. An input/output data storage area, a memory that partially has a duplicate memory area in which the same address is assigned in the address space to the input/output data storage area, and a process for reading and executing a program stored in the memory. comprising a device, in said memory,
In a device in which a processing device executes a plurality of types of programs selected according to a monitor program stored in an area outside the overlapping memory area, a set having the same address as the overlapping memory area in the input/output data storage area is provided. means, switching means for switching the target area accessible by the processing device to the input/output data storage area side and the duplicate memory area side according to the output of the setting means; 1. An address control system comprising: a decoder for resetting a setting means; and switching between an overlapping memory area and an input/output data storage area when an instruction in a predetermined area of the monitor program is fetched.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102847A JPS584465A (en) | 1981-06-30 | 1981-06-30 | Address control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102847A JPS584465A (en) | 1981-06-30 | 1981-06-30 | Address control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584465A JPS584465A (en) | 1983-01-11 |
| JPS6227423B2 true JPS6227423B2 (en) | 1987-06-15 |
Family
ID=14338335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102847A Granted JPS584465A (en) | 1981-06-30 | 1981-06-30 | Address control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584465A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273656A (en) * | 1985-05-30 | 1986-12-03 | Fujitsu Ltd | Data transmission and controlling system |
-
1981
- 1981-06-30 JP JP56102847A patent/JPS584465A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS584465A (en) | 1983-01-11 |
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