JPS62273772A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62273772A JPS62273772A JP11467686A JP11467686A JPS62273772A JP S62273772 A JPS62273772 A JP S62273772A JP 11467686 A JP11467686 A JP 11467686A JP 11467686 A JP11467686 A JP 11467686A JP S62273772 A JPS62273772 A JP S62273772A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に関する。
（従来の技術）
従来，半導体装置は例えば次のようにして製造されてい
る。
る。
Ｐ型の半導体基板に素子分離領域を形成すると共に、該
素子分離領域で分離された島状の素子領域を形成する。
素子分離領域で分離された島状の素子領域を形成する。
つづいて素子領域にゲート酸化膜を介してゲート電極を
形成し、更にｎ十型のソース・ドレイン領域を形成した
後、全面に第１の杓縁膜としてＣＶＤ−ＳｉＯ□膜を堆
積し、更に第２の絶縁膜としてＢＰＳＧ膜（ボロン・リ
ンシリケー・トーグラス）を順次堆積するひきつづき、
Ｃ Ｖ Ｄ − ＳＬＯ。
形成し、更にｎ十型のソース・ドレイン領域を形成した
後、全面に第１の杓縁膜としてＣＶＤ−ＳｉＯ□膜を堆
積し、更に第２の絶縁膜としてＢＰＳＧ膜（ボロン・リ
ンシリケー・トーグラス）を順次堆積するひきつづき、
Ｃ Ｖ Ｄ − ＳＬＯ。
膜、ＢＰＳＧ膜にコンタクトホールを開孔し、ＡＩ２膜
等を蒸着した後、パターニングしてコンタクトホールを
介して前記ソース・ドレイン領域等は接続し、＾ａ配線
を形成し、ＭＯ８型半導体装置を製造する。
等を蒸着した後、パターニングしてコンタクトホールを
介して前記ソース・ドレイン領域等は接続し、＾ａ配線
を形成し、ＭＯ８型半導体装置を製造する。
しかしながら、上述した従来の技術によれば、素子の高
速化、大規模化の要求から素子の微細化を進めると、い
わゆる短チヤネル効果が発生して電気的特性の劣化をも
たらす、即ち、高速化により配線抵抗やソース・ドレイ
ン領域の抵抗を大きくすることができないため、ソース
・ドレイン領域形成のための不純物添加は極端に低濃度
にできない、したがって拡散深さか深くなり、必然的に
横方向への拡散が進み、実効チャネル長が減少する。
速化、大規模化の要求から素子の微細化を進めると、い
わゆる短チヤネル効果が発生して電気的特性の劣化をも
たらす、即ち、高速化により配線抵抗やソース・ドレイ
ン領域の抵抗を大きくすることができないため、ソース
・ドレイン領域形成のための不純物添加は極端に低濃度
にできない、したがって拡散深さか深くなり、必然的に
横方向への拡散が進み、実効チャネル長が減少する。
しかるに、低濃度により低抵抗にして拡散深さを浅くす
ると、電極取り出し用ｉ配線を形成した後、いわゆるつ
き抜は現象が発生し、接合が破壊され、素子のリーク電
流が増大し、特性上重大な影響を引き起こしてしまう。
ると、電極取り出し用ｉ配線を形成した後、いわゆるつ
き抜は現象が発生し、接合が破壊され、素子のリーク電
流が増大し、特性上重大な影響を引き起こしてしまう。
（発明が解決しようとする問題点）
本発明は上記事情に鑑みてなされたもので、高速化、高
集積変化の要求から素子の微細化が進められた場合、短
チヤネル効果による電気的特性の劣化を防止し且つ、素
子の信頼性を向上させることができる半導体装置の製造
方法を提供することを目的とするものである。
集積変化の要求から素子の微細化が進められた場合、短
チヤネル効果による電気的特性の劣化を防止し且つ、素
子の信頼性を向上させることができる半導体装置の製造
方法を提供することを目的とするものである。
（問題点を解決するための手段）
本発明は、コンタクトホール形成後、この間孔部より、
ソース・ドレイン領域のｎ十拡散層内にピークを持つよ
うに高濃度の酸素をイオン注入し、その後熱処理により
活性化し、ｎ÷拡散層内の一部に絶縁膜を容易に形成す
るものである。
ソース・ドレイン領域のｎ十拡散層内にピークを持つよ
うに高濃度の酸素をイオン注入し、その後熱処理により
活性化し、ｎ÷拡散層内の一部に絶縁膜を容易に形成す
るものである。
（作 用）
本発明による半導体装置の製造方法によれば、微細化さ
れた素子の電気的特性の劣化を防止し且つ信頼性が向上
された半導体装置を簡単な工程で製造できる。
れた素子の電気的特性の劣化を防止し且つ信頼性が向上
された半導体装置を簡単な工程で製造できる。
（実 施 例）
次に、本発明をｎチャネルＭＯＳトランジスタの製造に
適用した例について第１図〜第４図を参照して説明する
。
適用した例について第１図〜第４図を参照して説明する
。
まず、Ｐ型シリコン基板１にフィールド酸化膜２を形成
し、このフィールド酸化膜２で分離された島状の基板領
域表面に熱酸化によりゲート酸化膜３を形成した後、全
面にゲート電極材料膜、例えばリンドープ多結晶シリコ
ン膜を堆積し、これをパターニングして前記ゲート酸化
膜３上にゲート電極４を選択的に形成した。つづいてゲ
ート電極４及びフィールド酸化膜２をマスクとしてｎ型
不純物、例えば砒素を島状の基板領域にイオン注入し、
活性化、拡散を行なってｎ十型のソース・ドレイン領域
５，６を形成した。ひきつづき全面に厚さ３０００人（
１） ＣＶ Ｄ−８ｉｎ２膜及び厚さ７０００人（７）
ＢＰＳＧｌ１８を順次、堆積して２層構造の第１絶縁膜
７，８を形成した（第１図）。
し、このフィールド酸化膜２で分離された島状の基板領
域表面に熱酸化によりゲート酸化膜３を形成した後、全
面にゲート電極材料膜、例えばリンドープ多結晶シリコ
ン膜を堆積し、これをパターニングして前記ゲート酸化
膜３上にゲート電極４を選択的に形成した。つづいてゲ
ート電極４及びフィールド酸化膜２をマスクとしてｎ型
不純物、例えば砒素を島状の基板領域にイオン注入し、
活性化、拡散を行なってｎ十型のソース・ドレイン領域
５，６を形成した。ひきつづき全面に厚さ３０００人（
１） ＣＶ Ｄ−８ｉｎ２膜及び厚さ７０００人（７）
ＢＰＳＧｌ１８を順次、堆積して２層構造の第１絶縁膜
７，８を形成した（第１図）。
次いで、ソース・ドレイン領域５，６の一部に対応する
第１の絶縁膜及びグー１−酸化膜３を図示しないレジス
トパターンをマスクとして選択的にエツチングしてコン
タクトホールを形成した（第２図）。
第１の絶縁膜及びグー１−酸化膜３を図示しないレジス
トパターンをマスクとして選択的にエツチングしてコン
タクトホールを形成した（第２図）。
次いで前記第１の絶縁膜７，８及びゲート酸化膜３をマ
スクとしてコンタクトホールを介して、酸化不純物をイ
オン注入する。その注入条件として加速エネルギーは１
０ＫｅＶ”１００ＫｅＶ 、ドーズ量はＩ Ｘ １０”
／ ｔｉ以上、任意に設定すれば良い。次いで高温熱
処理を行ない、活性化し、ソース・ドレイン領域中５，
６中の一部に絶縁膜を形成する（第３図）。
スクとしてコンタクトホールを介して、酸化不純物をイ
オン注入する。その注入条件として加速エネルギーは１
０ＫｅＶ”１００ＫｅＶ 、ドーズ量はＩ Ｘ １０”
／ ｔｉ以上、任意に設定すれば良い。次いで高温熱
処理を行ない、活性化し、ソース・ドレイン領域中５，
６中の一部に絶縁膜を形成する（第３図）。
そして全面にＡｊｌＰＯを蒸着し、パターニングして前
記ソース・ドレイン領域５．６にコンタクトホールを介
して接続するソース・ドレイン電極を形成し、ｎチャネ
ル型のＭＯＳトランジスタを製造した（第４図）。
記ソース・ドレイン領域５．６にコンタクトホールを介
して接続するソース・ドレイン電極を形成し、ｎチャネ
ル型のＭＯＳトランジスタを製造した（第４図）。
このようにこの半導体装置の製造方法によればコンタク
トホール下のソース・ドレイン領域の一部に絶縁膜が設
けられているため、浅い拡散層深さであってもＡｊｌの
つき抜は現象を完全に防止することができた。
トホール下のソース・ドレイン領域の一部に絶縁膜が設
けられているため、浅い拡散層深さであってもＡｊｌの
つき抜は現象を完全に防止することができた。
本発明方法はｎチャネルＭＯＳトランジスタの製造のみ
に限らず、ＰチャネルＭＯＳトランジスタ、ＣＭＯ８の
製造にも同様に適用できる。
に限らず、ＰチャネルＭＯＳトランジスタ、ＣＭＯ８の
製造にも同様に適用できる。
本発明によれば素子の信頼性を高めることができる。
ヤネルＭＯ８型トランジスタの製造方法を工程順に示す
断面図である。 １・・・Ｐ型シリコン、 ２・・・フィールド酸化膜、 ３・・・ゲート酸化膜、 ４・・・ゲート電極、 ５・・・ｎ十型ソース領域、 ６・・・ｎ十型ドレイン領域、 ７−・−ｃｖＤ ５ｘ０２膜、 ８・・・ＢＰＳＧ膜、 ９・・・第２絶縁膜、 １０・・・ｉ配線、 １１・・・ＡＩｌとＳｉの合金層。 第１図 第２図
断面図である。 １・・・Ｐ型シリコン、 ２・・・フィールド酸化膜、 ３・・・ゲート酸化膜、 ４・・・ゲート電極、 ５・・・ｎ十型ソース領域、 ６・・・ｎ十型ドレイン領域、 ７−・−ｃｖＤ ５ｘ０２膜、 ８・・・ＢＰＳＧ膜、 ９・・・第２絶縁膜、 １０・・・ｉ配線、 １１・・・ＡＩｌとＳｉの合金層。 第１図 第２図
Claims (3)
- （１）半導体基板の素子領域にゲート絶縁膜を介してゲ
ート電極を選択的に形成すると共に、ソース・ドレイン
領域を形成する工程と、全面に絶縁膜を堆積する工程と
、上記絶縁膜にコンタクトホールを形成する工程と、こ
のコンタクトホールから少なくともソース・ドレイン領
域の不純物拡散層内にピーク値を持つように酸素を添加
する工程と、次に添加した不純物を活性化する工程と、
次にソース・ドレイン領域とコンタクトホールを介して
接続する取り出し金属配線を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - （２）酸素を添加する方法としてイオン注入法を用いる
ことを特徴とする前記特許請求の範囲第１項記載の半導
体装置の製造方法。 - （３）イオン注入の方法として、酸素イオンを１×１０
＾１＾■／ｃｍ＾２以上のドーズ量で所望の深さにピー
クが存在するような加速電圧でイオン注入することを特
徴とする前記特許請求の範囲第２項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11467686A JPS62273772A (ja) | 1986-05-21 | 1986-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11467686A JPS62273772A (ja) | 1986-05-21 | 1986-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62273772A true JPS62273772A (ja) | 1987-11-27 |
Family
ID=14643834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11467686A Pending JPS62273772A (ja) | 1986-05-21 | 1986-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62273772A (ja) |
-
1986
- 1986-05-21 JP JP11467686A patent/JPS62273772A/ja active Pending
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