JPS62273693A - デコ−ド回路 - Google Patents
デコ−ド回路Info
- Publication number
- JPS62273693A JPS62273693A JP61116510A JP11651086A JPS62273693A JP S62273693 A JPS62273693 A JP S62273693A JP 61116510 A JP61116510 A JP 61116510A JP 11651086 A JP11651086 A JP 11651086A JP S62273693 A JPS62273693 A JP S62273693A
- Authority
- JP
- Japan
- Prior art keywords
- turned
- signal
- input
- fets
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は、プリチャージ方式を用いた読み出し専用記憶
回路（ＲＯＭ）のアドレスデコードに好適なデコード回
路に関するものである。
回路（ＲＯＭ）のアドレスデコードに好適なデコード回
路に関するものである。
従来の技術
従来、ＲＯＭのデコード回路は、第３図の回路図に示さ
れるように、アドレス入力信号ＩＡＩ〜ＩＡ３を受けて
真値信号と反転信号とを生成するためのインバータ１１
と、同インバータ１１の出力信号をデコードするＮ型ト
ランジス２群１０と、入力クロックｒｃＫに応じて出力
ラインＯ〜７を充電するＰ型トランジスタＱＯ−Ｑ７と
、入力クロックＩＣＫに応じて出力ライン０〜７を放電
するＮ型トランジスタＱ８〜Ｑ１５と、出力ラインＯ〜
７をラッチし、出力信号００〜０７を生成するラッチ１
３〜２０とにより構成されている。第３図ではインバー
タ１１より常に真値信号と反転信号をデコード用Ｎ型ト
ランジスタ群１０に入力している。
れるように、アドレス入力信号ＩＡＩ〜ＩＡ３を受けて
真値信号と反転信号とを生成するためのインバータ１１
と、同インバータ１１の出力信号をデコードするＮ型ト
ランジス２群１０と、入力クロックｒｃＫに応じて出力
ラインＯ〜７を充電するＰ型トランジスタＱＯ−Ｑ７と
、入力クロックＩＣＫに応じて出力ライン０〜７を放電
するＮ型トランジスタＱ８〜Ｑ１５と、出力ラインＯ〜
７をラッチし、出力信号００〜０７を生成するラッチ１
３〜２０とにより構成されている。第３図ではインバー
タ１１より常に真値信号と反転信号をデコード用Ｎ型ト
ランジスタ群１０に入力している。
発明が解決しようとする問題点
従来の回路では、アドレス入力信号ＩＡＩ〜ｌＡ３のデ
ータの確定が遅れるとデコード用Ｎ型トランジスタ群１
０の各中間ノードＮ１．Ｎ２．Ｎ３の充電が不十分にな
り、誤動作するという欠点があった。例えば、第３図に
おいて、デコード用Ｎ型トランジスタ群１０の入力信号
Ａｌ、Ａ２．Ａ３がそれぞれ、ローレベル、ハイレベル
、ハイレベルの状態では、大力クロックｔｅＫがローレ
ベルになるとＮ型トランジス２群１０の各中間ノードＮ
１〜Ｎ３は放電されてローレベルになる。次に入力信号
Ａ１．Ａ２．Ａ３がそれぞれ、ハイレベル、ハイレベル
、ローレベルに変化したとき、入力信号Ａ１〜Ａ３のデ
ータが確定してから、クロック入力ＩＣＫが立下がるま
での時間が短いと中間ノードＮ１．Ｎ２を十分に充電で
きない。そのため、充電用Ｐ型トランジスタＱＯがオフ
するとＮｌ。
ータの確定が遅れるとデコード用Ｎ型トランジスタ群１
０の各中間ノードＮ１．Ｎ２．Ｎ３の充電が不十分にな
り、誤動作するという欠点があった。例えば、第３図に
おいて、デコード用Ｎ型トランジスタ群１０の入力信号
Ａｌ、Ａ２．Ａ３がそれぞれ、ローレベル、ハイレベル
、ハイレベルの状態では、大力クロックｔｅＫがローレ
ベルになるとＮ型トランジス２群１０の各中間ノードＮ
１〜Ｎ３は放電されてローレベルになる。次に入力信号
Ａ１．Ａ２．Ａ３がそれぞれ、ハイレベル、ハイレベル
、ローレベルに変化したとき、入力信号Ａ１〜Ａ３のデ
ータが確定してから、クロック入力ＩＣＫが立下がるま
での時間が短いと中間ノードＮ１．Ｎ２を十分に充電で
きない。そのため、充電用Ｐ型トランジスタＱＯがオフ
するとＮｌ。
Ｎ２の浮遊容量の影響で、出力ラインＯのレベルが下り
、結果的に同時に複数のアドレスを選択するという欠点
があった。
、結果的に同時に複数のアドレスを選択するという欠点
があった。
問題点を解決するための手段
本発明は、上記問題を解決するために、入力クロックＩ
ｃにの立上りに同期して一定の期間だけ、デコード用Ｎ
型トランジスタ群に入力するアドレス信号をすべてハイ
レベルにする機能回路を付加して、Ｎ型トランジスタ群
の中間ノードのすべてを充電するような回路構成をもつ
デコード回路である。
ｃにの立上りに同期して一定の期間だけ、デコード用Ｎ
型トランジスタ群に入力するアドレス信号をすべてハイ
レベルにする機能回路を付加して、Ｎ型トランジスタ群
の中間ノードのすべてを充電するような回路構成をもつ
デコード回路である。
作用
本発明は、上記した構成により、アドレス入力信号のデ
ータの確定が遅れ、プリチャージ信号の立下りとの余裕
がなくなっても誤動作を防ぐことができる。
ータの確定が遅れ、プリチャージ信号の立下りとの余裕
がなくなっても誤動作を防ぐことができる。
実施例
以下、本発明の一実施例を第１図により説明する。本回
路の構成は、アドレス入力信号ＩＡＩ〜ｌＡ３を受けて
真値信号と反転信号を生成するとともに入力信号Ｉがロ
ーレベルの時にすべての出力信号をハイレベルにするＮ
ＡＮＤ回路２１とＮＡＮＤ回路の出力信号をデコードす
るＮ型トランジス２群１０と入力クロックＩＣｋに応じ
て出力ラインＯ〜７を充電するＰ型トランジスタＱＯ−
Ｑ７と入力クロックＩＣＫに応じて出力ライン０〜７を
ラッチし、出力信号ＯＯ〜０７を発生させるラッチ１３
〜２ｏにより構成される。次に第２図の動作を説明する
。まず、入力クロックＩＣＫがハイレベルの時、出力ラ
イン０〜７を充電するＰ型トランジスタＱＯ−Ｑ７はす
べてオン状態であり、放電用のＮ型トランジスタＱ８〜
Ｑ１５はオフ状態になり、出力ラインＯ〜７は充電され
る。次に入力クロックＩＣＫがローレベルになると充電
用のＰ型トランジスタＱＯ〜Ｑ７は、すべてオフ状態に
なり、放電用のＮ型トランジスタＱ８〜Ｑ１５はすべて
オン状態になる。その時のアドレス入力信号ＩＡＩ〜Ｉ
Ａ３の値により、デコード用Ｎ型トランジスタ群１０の
中で、３個の直列につながったＮ型トランジスタがすべ
てオンするものが１つあり、それに対応した出力ライン
がローレベルになる。その他の出力ラインは、充電され
た状態を保っている。この出力ラインＯ〜７をラッチ１
３〜２０に入力し、デコード出力ｏＯ〜０７を得る。
路の構成は、アドレス入力信号ＩＡＩ〜ｌＡ３を受けて
真値信号と反転信号を生成するとともに入力信号Ｉがロ
ーレベルの時にすべての出力信号をハイレベルにするＮ
ＡＮＤ回路２１とＮＡＮＤ回路の出力信号をデコードす
るＮ型トランジス２群１０と入力クロックＩＣｋに応じ
て出力ラインＯ〜７を充電するＰ型トランジスタＱＯ−
Ｑ７と入力クロックＩＣＫに応じて出力ライン０〜７を
ラッチし、出力信号ＯＯ〜０７を発生させるラッチ１３
〜２ｏにより構成される。次に第２図の動作を説明する
。まず、入力クロックＩＣＫがハイレベルの時、出力ラ
イン０〜７を充電するＰ型トランジスタＱＯ−Ｑ７はす
べてオン状態であり、放電用のＮ型トランジスタＱ８〜
Ｑ１５はオフ状態になり、出力ラインＯ〜７は充電され
る。次に入力クロックＩＣＫがローレベルになると充電
用のＰ型トランジスタＱＯ〜Ｑ７は、すべてオフ状態に
なり、放電用のＮ型トランジスタＱ８〜Ｑ１５はすべて
オン状態になる。その時のアドレス入力信号ＩＡＩ〜Ｉ
Ａ３の値により、デコード用Ｎ型トランジスタ群１０の
中で、３個の直列につながったＮ型トランジスタがすべ
てオンするものが１つあり、それに対応した出力ライン
がローレベルになる。その他の出力ラインは、充電され
た状態を保っている。この出力ラインＯ〜７をラッチ１
３〜２０に入力し、デコード出力ｏＯ〜０７を得る。
第２図は、第１図のＩｃＫ、ＩＡＩ 〜ｌＡ３． Ｉの
タイミングチャートである。クロック入力信号ｔａｘの
立上りに同期させて、ＮＡＮＤ回路２１の入力■を立下
げるとデコード用Ｎ型トランジスタ群の入力Ａ１〜Ａ３
．Ａ１〜Ａ３がすべてハイレベルになり、出力ラインＯ
〜７とＮ型トランジス２群１０のすべての中間ノードを
充電する。次にＮＡＮＤ回路の入力Ｉをローレベルにす
るとアドレス入力信号ＩＡＩ〜ＩＡ３に応じた出力がＮ
ＡＮＤ回路２１より出力される。この時も出力ラインＯ
〜７とＮ型トランジス２群１０のすべての中間ノードは
充電されたままである。次にクロック入力ＩＣＫがロー
レベルになるとデコード用Ｎ型トランジスタ群１０の入
力Ａ１〜Ａ３．Ａｌ〜Ａ３に応じて、出力ラインＯ〜７
の１本だけが放電され、アドレスラインが１本選択され
る。
タイミングチャートである。クロック入力信号ｔａｘの
立上りに同期させて、ＮＡＮＤ回路２１の入力■を立下
げるとデコード用Ｎ型トランジスタ群の入力Ａ１〜Ａ３
．Ａ１〜Ａ３がすべてハイレベルになり、出力ラインＯ
〜７とＮ型トランジス２群１０のすべての中間ノードを
充電する。次にＮＡＮＤ回路の入力Ｉをローレベルにす
るとアドレス入力信号ＩＡＩ〜ＩＡ３に応じた出力がＮ
ＡＮＤ回路２１より出力される。この時も出力ラインＯ
〜７とＮ型トランジス２群１０のすべての中間ノードは
充電されたままである。次にクロック入力ＩＣＫがロー
レベルになるとデコード用Ｎ型トランジスタ群１０の入
力Ａ１〜Ａ３．Ａｌ〜Ａ３に応じて、出力ラインＯ〜７
の１本だけが放電され、アドレスラインが１本選択され
る。
以上のように、プリチャージの際、デコード用Ｎ型トラ
ンジスタ群１０の入力Ａ１〜Ａ３．Ａｌ〜Ａ３をすべて
ハイレベルにする期間を設けることにより、デコード用
Ｎ型トランジスタ群１０の中間ノードに接続される浮遊
容量の影響を受けなくなり、その実用的効果は大きい。
ンジスタ群１０の入力Ａ１〜Ａ３．Ａｌ〜Ａ３をすべて
ハイレベルにする期間を設けることにより、デコード用
Ｎ型トランジスタ群１０の中間ノードに接続される浮遊
容量の影響を受けなくなり、その実用的効果は大きい。
発明の効果
以上述べてきたようにアドレス信号を入力し、真値信号
と反転信号を生成するインバータ回路をＮＡＮＤ回路に
かえ、クロック人力ＩＣＫの立上りに同期して少しの期
間だけローレベルにする信号■を入力することにより、
アドレス入力ＩＡＩ〜ＩＡ３のデータ確定してから、ク
ロック入力ｔｃｘが立下るまでの時間ｔｄが、短くなっ
ても、デコード用Ｎ型トランジスタ群の浮遊容量による
誤動作を防げるので、高速のＲＯＭや浮遊容量が大きく
なる大容量ＲＯＭのデコード回路として有用である。
と反転信号を生成するインバータ回路をＮＡＮＤ回路に
かえ、クロック人力ＩＣＫの立上りに同期して少しの期
間だけローレベルにする信号■を入力することにより、
アドレス入力ＩＡＩ〜ＩＡ３のデータ確定してから、ク
ロック入力ｔｃｘが立下るまでの時間ｔｄが、短くなっ
ても、デコード用Ｎ型トランジスタ群の浮遊容量による
誤動作を防げるので、高速のＲＯＭや浮遊容量が大きく
なる大容量ＲＯＭのデコード回路として有用である。
第１図は、本発明実施例の回路図、第２図は同実施例の
タイミングチャート、第３図は、従来の回路図である。 １０・・・・・・アドレスデコード用のＮ型トランジス
タ群、１１．１２・・・・・・インバータ回路、１３〜
２０・・・・・・ラッチ回路、２１・・・・・・ＮＡＮ
Ｄ回路、ＱＯ〜Ｑ７・・・・・・Ｐ型トランジスタ、Ｑ
８〜Ｑ１５・・・・・・Ｎ型トランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名第２図
タイミングチャート、第３図は、従来の回路図である。 １０・・・・・・アドレスデコード用のＮ型トランジス
タ群、１１．１２・・・・・・インバータ回路、１３〜
２０・・・・・・ラッチ回路、２１・・・・・・ＮＡＮ
Ｄ回路、ＱＯ〜Ｑ７・・・・・・Ｐ型トランジスタ、Ｑ
８〜Ｑ１５・・・・・・Ｎ型トランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名第２図
Claims (1)
- アドレス信号の真値信号と反転信号及びプリチャージ信
号を入力して、直列に接続されたＮ型トランジスタによ
りアドレスデコードを行う回路において前記プリチャー
ジ信号の入力期間中に前記アドレス信号の真値信号と反
転信号とをすべて同一レベルにする期間を設けるための
機能回路を有することを特徴とするデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11651086A JPH0687359B2 (ja) | 1986-05-21 | 1986-05-21 | デコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11651086A JPH0687359B2 (ja) | 1986-05-21 | 1986-05-21 | デコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62273693A true JPS62273693A (ja) | 1987-11-27 |
| JPH0687359B2 JPH0687359B2 (ja) | 1994-11-02 |
Family
ID=14688929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11651086A Expired - Fee Related JPH0687359B2 (ja) | 1986-05-21 | 1986-05-21 | デコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687359B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
-
1986
- 1986-05-21 JP JP11651086A patent/JPH0687359B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0687359B2 (ja) | 1994-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2502943B2 (ja) | 高速センスアンプ | |
| US4110842A (en) | Random access memory with memory status for improved access and cycle times | |
| JP2575899B2 (ja) | プリチャージ式論理回路 | |
| US20120182056A1 (en) | Low energy flip-flops | |
| JPS59178685A (ja) | 半導体記憶回路 | |
| US6346828B1 (en) | Method and apparatus for pulsed clock tri-state control | |
| US20020149409A1 (en) | Semiconductor memory and holding device | |
| US5420528A (en) | Semiconductor integrated circuit having a function of reducing a consumed current | |
| US6509761B2 (en) | Logical circuit | |
| JPH11224144A (ja) | 信号変化加速バス駆動回路 | |
| JP2001217707A (ja) | 論理セル及びそれを用いた論理回路 | |
| US5373203A (en) | Decoder and latching circuit with differential outputs | |
| JPS62273693A (ja) | デコ−ド回路 | |
| JP3573687B2 (ja) | データ一時記憶装置 | |
| JP3604861B2 (ja) | 半導体記憶装置 | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| JPH10322224A (ja) | シリアルパラレル変換回路 | |
| JP2001189648A (ja) | 高速ダイナミックラッチ | |
| JPH06215595A (ja) | 半導体記憶装置 | |
| JP2002026697A (ja) | フリップフロップ回路 | |
| US6239622B1 (en) | Self-timed domino circuit | |
| JP3110221B2 (ja) | 全加算器回路 | |
| JPH0652695A (ja) | 半導体記憶装置 | |
| US5243572A (en) | Deselect circuit | |
| JPS58179994A (ja) | ラツチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |