JPH0687359B2 - デコ−ド回路 - Google Patents
デコ−ド回路Info
- Publication number
- JPH0687359B2 JPH0687359B2 JP11651086A JP11651086A JPH0687359B2 JP H0687359 B2 JPH0687359 B2 JP H0687359B2 JP 11651086 A JP11651086 A JP 11651086A JP 11651086 A JP11651086 A JP 11651086A JP H0687359 B2 JPH0687359 B2 JP H0687359B2
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- Japan
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- input
- type transistor
- signal
- circuit
- decoding
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、プリチャージ方式を用いた読み出し専用記憶
回路（ROM）のアドレスデコードに好適なデコード回路
に関するものである。
回路（ROM）のアドレスデコードに好適なデコード回路
に関するものである。
従来の技術 従来、ROMのデコーダ回路は、第３図の回路図に示され
るように、アドレス入力信号IA1〜IA3を受けて真値信号
と反転信号とを生成するためのインバータ11と、同イン
バータ11の出力信号をデコードするＮ型トランジスタ群
10と、入力クロックICKに応じて出力ライン０〜７を充
電するＰ型トランジスタQ0〜Q7と、入力クロックICKに
応じて出力ライン０〜７を放電するＮ型トランジスタQ8
〜Q15と、出力ライン０〜７をラッチし、出力信号O0〜O
7を生成するラッチ13〜20とにより構成されている。第
３図ではインバータ11より常に真値信号と反転信号をデ
コード用Ｎ型トランジスタ群10に入力している。
るように、アドレス入力信号IA1〜IA3を受けて真値信号
と反転信号とを生成するためのインバータ11と、同イン
バータ11の出力信号をデコードするＮ型トランジスタ群
10と、入力クロックICKに応じて出力ライン０〜７を充
電するＰ型トランジスタQ0〜Q7と、入力クロックICKに
応じて出力ライン０〜７を放電するＮ型トランジスタQ8
〜Q15と、出力ライン０〜７をラッチし、出力信号O0〜O
7を生成するラッチ13〜20とにより構成されている。第
３図ではインバータ11より常に真値信号と反転信号をデ
コード用Ｎ型トランジスタ群10に入力している。
発明が解決しようとする問題点 従来の回路では、アドレス入力信号IA1〜IA3のデータの
確定が遅れるとデコード用Ｎ型トランジスタ群10の各中
間ノードN1,N2,N3の充電が不十分になり、誤動作すると
いう欠点があった。例えば、第３図において、デコード
用Ｎ型トランジスタ群10の入力信号A1,A2,A3がそれぞ
れ、ローレベル，ハイレベル，ハイレベルの状態では、
入力クロックICKがローレベルになるとＮ型トランジス
タ群10の各中間ノードN1〜N3は放電されてローレベルに
なる。次に入力信号A1,A2,A3がそれぞれ、ハイレベル、
ハイレベル、ローレベルに変化したとき、入力信号A1〜
A3のデータが確定してから、クロック入力ICKが立下が
るまでの時間が短いと中間ノードN1,N2を十分に充電で
きない。そのため、充電用Ｐ型トランジスタQ0がオフす
るとN1,N2の浮遊容量の影響で、出力ライン０のレベル
が下り、結果的に同時に複数のアドレスを選択するとい
う欠点があった。
確定が遅れるとデコード用Ｎ型トランジスタ群10の各中
間ノードN1,N2,N3の充電が不十分になり、誤動作すると
いう欠点があった。例えば、第３図において、デコード
用Ｎ型トランジスタ群10の入力信号A1,A2,A3がそれぞ
れ、ローレベル，ハイレベル，ハイレベルの状態では、
入力クロックICKがローレベルになるとＮ型トランジス
タ群10の各中間ノードN1〜N3は放電されてローレベルに
なる。次に入力信号A1,A2,A3がそれぞれ、ハイレベル、
ハイレベル、ローレベルに変化したとき、入力信号A1〜
A3のデータが確定してから、クロック入力ICKが立下が
るまでの時間が短いと中間ノードN1,N2を十分に充電で
きない。そのため、充電用Ｐ型トランジスタQ0がオフす
るとN1,N2の浮遊容量の影響で、出力ライン０のレベル
が下り、結果的に同時に複数のアドレスを選択するとい
う欠点があった。
問題点を解決するための手段 本発明は、上記問題を解決するために、入力クロックI
CKの立上りに同期して一定の期間だけ、デコード用Ｎ型
トランジスタ群に入力するアドレス信号をすべてハイレ
ベルにする機能回路を付加して、Ｎ型トランジスタ群の
中間ノードのすべてを充電するような回路構成をもつデ
コード回路である。
CKの立上りに同期して一定の期間だけ、デコード用Ｎ型
トランジスタ群に入力するアドレス信号をすべてハイレ
ベルにする機能回路を付加して、Ｎ型トランジスタ群の
中間ノードのすべてを充電するような回路構成をもつデ
コード回路である。
作用 本発明は、上記した構成により、アドレス入力信号のデ
ータの確定が遅れ、プリチャージ信号の立下りとの余裕
がなくなっても誤動作を防ぐことができる。
ータの確定が遅れ、プリチャージ信号の立下りとの余裕
がなくなっても誤動作を防ぐことができる。
実施例 以下、本発明の一実施例を第１図により説明する。本回
路の構成は、アドレス入力信号IA1〜IA3を受けて真値信
号と反転信号を生成するとともに入力信号Ｉがローレベ
ルの時にすべての出力信号をハイレベルにするNAND回路
21とNAND回路の出力信号をデコードするＮ型トランジス
タ群10の入力クロックICKに応じて出力ライン０〜７を
充電するＰ型トランジスタQ0〜Q7と、入力クロックICK
に応じて出力ライン０〜７を放電するＮ型トランジスタ
Q8〜Q15と、入力クロックICKに応じて出力ライン０〜７
をラッチし、出力信号O0〜O7を発生させるラッチ13〜20
により構成される。次に第１図の動作を説明する。ま
ず、入力クロックICKがハイレベルの時、出力ライン０
〜７を充電するＰ型トランジスタQ0〜Q7はすべてオン状
態であり、放電用のＮ型トランジスタQ8〜Q15はオフ状
態になり、出力ライン０〜７は充填される。次に入力ク
ロックICKがローレベルになると充電用のＰ型トランジ
スタQ0〜Q7は、すべてオフ状態になり、放電用のＮ型ト
ランジスタQ8〜Q15はすべてオン状態になる。その時の
アドレス入力信号IA1〜IA3の値により、デコード用Ｎ型
トランジスタ群10の中で、３個の直列につながったＮ型
トランジスタがすべてオンするものが１つあり、それに
対応した出力ラインがローレベルになる。その他の出力
ラインは、充電された状態を保っている。この出力ライ
ン０〜７をラッチ13〜20に入力し、デコード出力O0〜O7
を得る。
路の構成は、アドレス入力信号IA1〜IA3を受けて真値信
号と反転信号を生成するとともに入力信号Ｉがローレベ
ルの時にすべての出力信号をハイレベルにするNAND回路
21とNAND回路の出力信号をデコードするＮ型トランジス
タ群10の入力クロックICKに応じて出力ライン０〜７を
充電するＰ型トランジスタQ0〜Q7と、入力クロックICK
に応じて出力ライン０〜７を放電するＮ型トランジスタ
Q8〜Q15と、入力クロックICKに応じて出力ライン０〜７
をラッチし、出力信号O0〜O7を発生させるラッチ13〜20
により構成される。次に第１図の動作を説明する。ま
ず、入力クロックICKがハイレベルの時、出力ライン０
〜７を充電するＰ型トランジスタQ0〜Q7はすべてオン状
態であり、放電用のＮ型トランジスタQ8〜Q15はオフ状
態になり、出力ライン０〜７は充填される。次に入力ク
ロックICKがローレベルになると充電用のＰ型トランジ
スタQ0〜Q7は、すべてオフ状態になり、放電用のＮ型ト
ランジスタQ8〜Q15はすべてオン状態になる。その時の
アドレス入力信号IA1〜IA3の値により、デコード用Ｎ型
トランジスタ群10の中で、３個の直列につながったＮ型
トランジスタがすべてオンするものが１つあり、それに
対応した出力ラインがローレベルになる。その他の出力
ラインは、充電された状態を保っている。この出力ライ
ン０〜７をラッチ13〜20に入力し、デコード出力O0〜O7
を得る。
第２図は、第１図のICK,IA1〜IA3,Iのタイミングチャー
トである。クロック入力信号ICKの立上りに同期させ
て、NAND回路21の入力Ｉを立下げるとデコード用Ｎ型ト
ランジスタ群の入力A1〜A3,▲▼〜▲▼がすべ
てハイレベルになり、出力ライン０〜７とＮ型トランジ
スタ群10のすべての中間ノードを充電する。次にNAND回
路の入力Ｉをローレベルにするとアドレス入力信号IA1
〜IA3に応じた出力がNAND回路21より出力される。この
時も出力ライン０〜７とＮ型トランジスタ群10のすべて
の中間ノードは充電されたままである。次にクロック入
力ICKがローレベルになるとデコード用Ｎ型トランジス
タ群10の入力A1〜A3,A1〜A3に応じて、出力ライン０〜
７の１本だけが放電され、アドレスラインが１本選択さ
れる。
トである。クロック入力信号ICKの立上りに同期させ
て、NAND回路21の入力Ｉを立下げるとデコード用Ｎ型ト
ランジスタ群の入力A1〜A3,▲▼〜▲▼がすべ
てハイレベルになり、出力ライン０〜７とＮ型トランジ
スタ群10のすべての中間ノードを充電する。次にNAND回
路の入力Ｉをローレベルにするとアドレス入力信号IA1
〜IA3に応じた出力がNAND回路21より出力される。この
時も出力ライン０〜７とＮ型トランジスタ群10のすべて
の中間ノードは充電されたままである。次にクロック入
力ICKがローレベルになるとデコード用Ｎ型トランジス
タ群10の入力A1〜A3,A1〜A3に応じて、出力ライン０〜
７の１本だけが放電され、アドレスラインが１本選択さ
れる。
以上のように、プリチャージの際、デコード用Ｎ型トラ
ンジスタ群10の入力A1〜A3,▲▼〜▲▼をすべ
てハイレベルにする期間を設けることにより、デコード
用Ｎ型トランジスタ群10の中間ノードに接続される浮遊
容量の影響を受けなくなり、その実用的効果は大きい。
ンジスタ群10の入力A1〜A3,▲▼〜▲▼をすべ
てハイレベルにする期間を設けることにより、デコード
用Ｎ型トランジスタ群10の中間ノードに接続される浮遊
容量の影響を受けなくなり、その実用的効果は大きい。
発明の効果 以上述べてきたようにアドレス信号を入力し、真値信号
と反転信号を生成するインバータ回路をNAND回路にか
え、クロック入力ICKの立上りに同期して少しの期間だ
けローレベルにする信号Ｉを入力することにより、アド
レス入力IA1〜IA3のデータ確定してから、クロック入力
ICKが立下るまでの時間tdが、短くなっても、デコード
用Ｎ型トランジスタ群の浮遊容量による誤動作を妨げる
ので、高速のROMや浮遊容量が大きくなる大容量ROMのデ
コード回路として有用である。
と反転信号を生成するインバータ回路をNAND回路にか
え、クロック入力ICKの立上りに同期して少しの期間だ
けローレベルにする信号Ｉを入力することにより、アド
レス入力IA1〜IA3のデータ確定してから、クロック入力
ICKが立下るまでの時間tdが、短くなっても、デコード
用Ｎ型トランジスタ群の浮遊容量による誤動作を妨げる
ので、高速のROMや浮遊容量が大きくなる大容量ROMのデ
コード回路として有用である。
第１図は、本発明実施例の回路図、第２図は同実施例の
タイミングチャート、第３図は、従来の回路図である。 10……アドレスデコード用のＮ型トランジスタ群、11,1
2……インバータ回路、13〜20……ラッチ回路、21……N
AND回路、Q0〜Q7……Ｐ型トランジスタ、Q8〜Q15……Ｎ
型トランジスタ。
タイミングチャート、第３図は、従来の回路図である。 10……アドレスデコード用のＮ型トランジスタ群、11,1
2……インバータ回路、13〜20……ラッチ回路、21……N
AND回路、Q0〜Q7……Ｐ型トランジスタ、Q8〜Q15……Ｎ
型トランジスタ。
Claims (1)
- 【請求項１】アドレス信号の真値信号と反転信号及びプ
リチャージ信号を入力して、直列に接続されたＮ型トラ
ンジスタによりアドレスデコードを行う回路において前
記プリチャージ信号の入力期間中に前記アドレス信号の
真値信号と反転信号とをすべて同一レベルにする期間を
設けるための機能回路を有することを特徴とするデコー
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11651086A JPH0687359B2 (ja) | 1986-05-21 | 1986-05-21 | デコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11651086A JPH0687359B2 (ja) | 1986-05-21 | 1986-05-21 | デコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62273693A JPS62273693A (ja) | 1987-11-27 |
| JPH0687359B2 true JPH0687359B2 (ja) | 1994-11-02 |
Family
ID=14688929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11651086A Expired - Fee Related JPH0687359B2 (ja) | 1986-05-21 | 1986-05-21 | デコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687359B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
-
1986
- 1986-05-21 JP JP11651086A patent/JPH0687359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62273693A (ja) | 1987-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |