JPS62271587A

JPS62271587A - 位相制御方法ならびに回路

Info

Publication number: JPS62271587A
Application number: JP61236055A
Authority: JP
Inventors: ジヤーン　エス．ウエソロスキー
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1985-10-17
Filing date: 1986-10-03
Publication date: 1987-11-25
Also published as: EP0222519A2; CA1328309C; DE3679778D1; US4717950A; ATE64511T1; EP0222519A3; EP0222519B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３発明の詳細な説明（発明の分野）本発明はカラー補正を行なわせるために時間軸補正器の
ビデオデータメモリを制御するための方法及び装置に関
し、より詳細には書込みタイミングに影響することなく
続出し／書込みサイクルの一部で与えられたデータメモ
リの読出しタイミング及びその逆を変化することに関す
るＯ（発明の概要）本発明は、一般的に言えば、ビデオデータメモリ及びメ
モリ制御回路を含み、カラー補正を行なわせるためにビ
デオデータ信号の位相を制御するための装置に関する。

メモリサイクルのインターレースした書込み及び読出し
部分は時間的にかつ選択的に隔てられ、書込み部分に影
響させずに１メモリサイクルよりも小さい量だけ読出し
部分のシフ）？可能にし、それによシカラー補正が達成
てきるようにする。

（従来技術の説明）選択されたデータ速度で動作するランダムアクセスメモ
リ　（ＲＡＭ　）によって代表されるようにデジタルデ
ータメモリ及びその関連メモリ制御論理の通常の構築に
おいては、データは入来するデータクロックによって決
定されるような速度でメモリに書込まれ、一般的にある
基準周波数で動作する読出しクロックによって決定され
る速度でメモリから読出される。このメモリサイクルの
読出し及び書込み部分は、一般的に、インターレースさ
れかつ書込み及び読出し処理の間で選択された同期を与
えるようにインターロックされる。しかしながら、読出
しあるいは書込みサイクルは入力めるいは出力データの
選択的な遅延を行なわせるために非同期にされねばなら
々い状況がある。この状況においては、遅延時間のみが
書込み及び読出しアドレス間で選択された関係に対応す
るメモリサイクルの整数だけ変化される。すなわち、現
在のデータメモリ及びそれらの関連した制御論理は読出
し／書込みサイクルの一部分だけ互いに読出しタイミン
グあるいは書込みタイミングを変化（例えばシフトある
いは遅延）をすることはできない。

しかしながら、ある分野においては、読出し／書込みタ
イミングをアンロックすることができないこと、すなわ
ち例えば読出し／書込みサイクルの一部だけ書込みタイ
ミングに関して読出しタイミングを遅延することができ
ないことは不利である。この短所はビデオ信号の時間軸
補正の分野において代表される。

従って、−例として、ビデオテープ記録方式（ＶＴＲ）
においては、時間軸補正器（ＴＢＣ）は、一般的に、可
変遅延器によジオ７テープビデオ信号の時間軸の歪を補
償するために使用される。

現在公知の時間軸補正器において、この可変遅延は入力
ビデオ信号を表わすデータを記憶しかつ基準信号に関し
て適切な位相で読出しを可能にするためにデジタルメモ
リを使用することによって達成される。

公知のように、ビデオ信号はＶＴＲ方式において経済的
に使用するのに適している半導体に対してはあまりにも
高すぎる速度でサンプリングされる。半導体の速度以下
にデータ速度を落すために、ビデオ信号のサンプルは最
初に対で集められ、後に、ＴＢＣＯ主メモリに記憶する
前に、多数の対からなるブロックにされる。これら対は
カラーサブキャリア周波数の２倍で処理される。データ
ブロックを書込みかつ読出す速度は例えば２５０ナノ秒
であってもよいメモリチップの速度によって代表される
。１つのブロックは５あるいは６の射程の大きさで、全
体が９０あるいは１０８ビツトの幅のものであってもよ
い。

各ブロックはデジタルビデオメモリの１つのアドレスに
記憶される。各メモリサイクルに対して、ビデオデータ
の１つのブロックが書込まれ、１つのブロックがインタ
ーレース読出し／書込み態様でメモリから読出される。

メモリから読出された後に、ブロックは対に分解される
。

ＮＴ８Ｃ規準によるカラービデオ信号において垂直同期
パルスと水平同期パルスとカラーバーストとの間の関係
（通常、カラーシーケンスと呼ばれる）は２つの異なっ
た形式のラインから構成される４つの異なったフィール
ド（２つの異なったカラーフレーム）のシーケンスとな
る◎ＰＡＬカラービデオ信号の関係は８つのフィールド
のシーケンスと４つの異なった形式のラインとになる。

これら異なった形式のラインはＴＶ装置内では、ＮＴ８
０カラーテレビジョン規準ではＨ／２信号に、ＰＡＬ及
びＰＡＬ−Ｍ規準においてはＨ／４及びＨ／２信号によ
り表わされることができる。

ＶＴＲ記録／再生処理、特にスチルフレームあるいはス
ローモーション再生においては、カラーシーケンスは歪
を受けてしまい、時間軸補正により再発生せしめられる
必要がある。この処理において、ＴＢＣ方式の一部分で
おってもよい同期発生器はどのライン形式が任意の与え
られた時間で必要とされるかを信号化する。一般的に、
ＶＴＲの従来の時間軸補正方式においては、垂直及び水
平同期の互いに対する及びＴＶスタジオの他のビデオ信
号に対する適切な関係が可変遅延手段によシ再記憶され
る。水平同期及びカラーバースト間の適切な関係はルミ
ナンス及びクロミナンス成分を分離するための適切なる
波手段を使用することによυ及びカラーサブキャリアを
カラー変調成分に対して下方に復調することによシ再記
憶される。これらは水平同期に対する規準関係を有する
新たなサブキャリアを変調するためにその後使用される
。しかしながら、この方式をもってしても、画像の品位
の劣化が生じることが知られている。

（発明が解決しようとする問題点）従って、複合ビデオ信号の有効ビデオ部分をビデオ信号
の同期及びバースト信号に関してサブキャリアサイクル
の必要とされる部分だけ水平方向にあるいは１水平ライ
ンだけ垂直方向にもしくは両者の組み合わせだけ垂直方
向にシフトすることによって補正を行なうことが所望さ
れる。しかしながら、上述したように可変遅延手段のよ
うなデジタルメモリを組込んでいる現在公知の時間軸補
正器においては、メモリサイクルの書込み及び読出し部
分がインターレースされかつインターロックされるため
に、メモリの書込み機能の妨害なしにメモリ読出し／書
込みサイクルの一部分だけメモリの出力でのビデオデー
タをシフトすることは不可能である。ただ、１ブロツク
の増分でシフトすることは可能で、従って遅延時間は必
要な実際の量を変化せしめられることはできない。

ゆえに、特にＴＢＣ方式のある動作モードにおいては、
サブキャリアサイクルの必要な部分だけ水平方向にカラ
ー信号をシフトすることによりカラー補正を与えること
はある長所となる。

さらに、デジタル又はアナログ信号が処理されているよ
うなオーディオ又はビデオデータメモリにおいて、書込
みプロセスに関して読出しプロセスのタイミングを制御
すること、すなわちデータメモリを制御する読出し／書
込み群をアンロックして読出し／書込みサイクルの一部
分だけ読出しあるいは書込みタイミングをシフトするこ
とが可能であることは可能であることがある長所となる
ような状況が存在する。

（その問題点を解決するための手段）本発明は、読出しあるいは書込み部分それぞれと独立し
て書込みあるいは読出し部分のシフトを可能にするよう
にメモリサイクル内に十分な自由時間空間を与えるため
にメモリサイクルのインターレースされた書込み及び読
出し部分が時間的に好ましく選択される（例えば凝縮さ
れる）ようなデータメモリ制御回路に与えることによっ
て上述した長所全提供する。ＴＢＣ方式において、これ
はサブキャリアサイクルの必要とされる部分だけ水平方
向にカラー信号をシフトすることによりビデオ信号のカ
シ−シーケンスの補正を可能とする。

本発明によれば書込みパルス及び読出しパルス群は共通
の回路によ多形成される。書込み及び読出し群間のタイ
ミング関係は各群の発生をトリガーするパルス間の関係
により決定される。

例えば、時間軸補正方式において、読出し群トリガーパ
ルスがメモリサイクルの利用可能な自由時間制限内でカ
ラーシーケンス補正に対し必要とされる量だけ時間軸補
正基準に関してシフトされる。読出しトリガーパルスの
シフトは、読出し群パルスの対応するシフトと、ビデオ
データメモリからのデータ出力及び時間軸補正器出力同
期並びにバースト信号に関するビデオ信号の有効ビデオ
部分のシフトとになる。すなわち、読出し及び書込み部
分は依然としてインターレースされるが、それらはもは
やインターロックされず、読出し／書込みサイクル内で
の内で利用可能な時間空間内の読出し部分をシフトする
こととカラー補正の目的のためデータ出力におけるその
結果の附随するシフトとが可能となる。

（発明の作用）上述したように、本発明は上述した時間軸補正処理にお
いて使用されるもの以外のデータメモリにおいて及びビ
デオ信号処理のカラー補正以外の目的のために等しく応
様可能である。

本発明は、特に、ＴＢＣ主メモリの出力においてカラー
補正位相シフトヲ行なうためのＴＢＣの分野において本
明細書で記載されるが、本発明はデジタル又はアナログ
信号が処理されておシかつ読出し／書込みサイクルの一
部分だけ読出しタイミング又は書込みタイミングを変化
するための必要性があるようなオーディオのみならずビ
デオデータメモリに関連した応用をも意図しているとい
うことを理解すべきである。

本発明の位相補正回路の動作の間に、ビデオデータメモ
リにデータの１つのブロックを書込むかあるいはメモリ
からデータの１つのブロックを読出すために必要なすべ
てのパルスは共通の回路により発生される書込み群及び
読出し群に群形成される。

（発明の実施例）第１図において、ビデオデータ信号はＴＢＣの主ビデオ
データメモリ　（ここでは４６で示される）から得られ
、ライン形式ラッチ１０の入力に与えられる。ラッチ１
０はビデオデータからライン形式サンプルを抽出する手
段によＱメモリの出力において任意の与えられた時間に
おいて存在する水平ラインの形式を識別するように動作
する。

メモリ４６に書込まれるべき次の水平ラインの形式を表
わすライン形式サンプルはメモリの入力で水平ブランキ
ングの間にビデオデータに挿入される。読出しアドレス
開始／停止論理回路１２から得られるストロープパルス
はメモリ出力ライン形式信号をライン形式比較器１４に
通過させるラッチ１０にライン形式サンプル全ローディ
ングすることを可能にする。この比較器はＮＴＳＣ規準
のための基準信号Ｈ／２（あるいはＦＡＩ、規準に対し
てはＨ／２及びＨ／４信号）ｆ。

受ける。ここでＨは水平同期パルスの周波数である。こ
の基準信号は正しいカラーシーケンスのために必要とさ
れるライン形式を表わす。メモリ出力ライン形式及び必
要とされるライン形式の論理レベルが比較され、誤差す
なわち差信号が発生されて可変遅延回路１６の制御入力
に供給される。その回路１６の入力は一定の基準Ｈ同期
パルスである。回路１６は基準Ｈ同期パルスの位相に関
連して読出されるビデオデータの位相を決定するように
シフト可能化信号として使用される遅延された基準Ｈ信
号を与える。

ライン形式比較器１４は読出し群シフトが要求される時
全検出し、従ってこれを決定する（おるいは書込み群シ
フトが必要とされる時全決定してもよい）。この目的の
ため、ビデオデータメモリ４６からの出力はライン形式
ラッテ１０にストローブされる。そこにおいて、各ライ
ンの開始で挿入されるライン形式はビデオデータから抽
出され、ライン形式語の２つのビットでライン形式比較
器１４に供給される。比較器１４は必要とされるライン
形式と利用可能なライン形式とを比較する（これは″ま
た動作せしめられているカラーテレビジョン規準をも考
慮する）。

比較器１４からの出力は読出しアドレス開始／停止論理
回路１２と本発明に従って２Ｆｓｃクロック期間により
進められるカウンタ２Ｇとにより上述した開始読出し群
パルスを開始させる。

遅延回路１６の出力は読出しアドレス開始／停止論理回
路１２に与えられる。この読出しアドレス開始／停止論
理回路はビデオデータの１つのブロックに対応する基準
２Ｆｓｃ（サブキャリアの周波数の２倍）クロックパル
スの数を決定するブロック当りのサンプルカウンタ２０
を作動させる。この数はＮＴＳＣ規準動作においてはビ
デオサンプルの５つの対を表わす語でｂっでも又ＰＡＬ
規準において６つの対のサンプルを表わす６であっても
よい。カウンタ２０は読出し／書込みシーケンス発生器
１８に開始読出し群パルスとして狭い読出しトリガーパ
ルス’ｅ（ｔ［−Ｍする。カウンタ２０の出力はビデオ
サンプルのブロックをそれぞれ９ビツトの対のサンプル
に分解するビデオデータメモリ４６の出力での並列／直
列変換器２１′ｆ：も制御する。読出しアドレス開始／
停止論理回路１２も１つの水平ビデオラインに対応する
データブロックの数（ビデオデータメモリアドレス）を
決定するライン当りのブロックカウンタ４０を可能化す
る。この数はＮＴ８Ｃに対しては８１、ＰＡＬ動作に対
しては８５であってもよい。読出しアドレス開始／停止
論理回路１２は又読出しに対するビデオデータメモリ４
６の位置を選択するためにアドレスを発生するように読
出しアドレスカウンタ４１を可能化する。これらアドレ
スはデータメモリをアドレスするような時にマイクロプ
ロセッサ（図示せず）によシ続出しアドレスカウンタ４
１に供給されるロード信号及びアドレス母線信号により
制御される。ライン当りのブロックカウンタの終了で、
カウンタ４ｏは読出しアドレス開始／停止論理回路１２
にキャリー（出方）を供給しリセットヲ行なわせる。こ
れはついでブロック当りのサンプルカウンタ２ｏ及びラ
イン当りのブロックカウンタ４０（（リセットしがつ読
出しアドレスカウンタ４１を無能化する。

同様に、書込みチャンネルのカウンタ２６はブロック当
りのサンプルの数を設定し、がっカウンタ４２は書込み
アドレスを発生する目的のためライン当りのブロック数
を設定する。カウンタ２６の出力はビデオサンプルの対
をブロックに組み立てるビデオデータメモリ４６の入力
において直列／並列変換器２７を制御する。書込みアド
レス開始／停止及び再同期化論理回路２４はカウンタ２
６及び４２を可能化及びリセットしかつ読出しチャンネ
ルのための上述した書込みアドレスカウンタ４５を可能
化及び無能化するように働く。開始書込み群パルスを表
ゎす狭い書込みトリガパルスはカウンタ２６及び書込み
アドレス開始／停止及び再同期化論理回路２４ｔ−介し
てシーケンス発生器１８に供給され、かつ回路２４に供
給されるテープ水平同期信号（テープＨ）と同期する。

テープＨ信号は入来データに対し水平ラインの開始を「
注記」する。データ期間の主たるタイミング速度は２Ｆ
ｓｃすなわちビデオデータ母線速度である。

書込みアドレスを変化するための主たるメモリロック速
度でちゃ、又ＰＡＬにおいては−Ｆｓｃである。

読出し／書込みシーケンス発生器１８は８Ｆｓｃクロッ
クによ）クロッキングされ、開始読出し群パルスに応じ
て１組の読出し群信号を発生しかつ開始書込み群パルス
に応じて１組の書込み群信号を発生する。読出し及び書
込み群信号はこのようにしてそれぞれの開始読出し及び
開始書込みパルスと同期し、従ってそのタイミングは以
下に詳細に記載するように開始読出しあるいは開始書込
みパルスの対応するシフトだけシフトすなわち遅延せし
められることになる。群信号はデータメモリ４６に与え
られる。シーケンス発生器１８はまたアドレスマルチプ
レクサ４４ｔ−制御するために一連のクロック信号全供
給する。

アドレスマルチプレクサ４４はシーケンス発生器１８に
接続され、読出し及び書込みモードのためにアドレスカ
ウンタ４１及び４３からの出力間をスイッチングし、さ
らに列及び行アドレスに出力を分割する。−例として本
明細書で使用された時間軸補正器の分野において、アド
レスマルチプレクサ４４は寸法及び経済性の理由で選択
された８ビツトチツプである。マルチプレクサへの入力
は読出し及び書込みアドレスカウンタ４１．４３によっ
て供給される２つの１６ビツトアドレス母線信号である
。ここで、アドレスは書込み及び読出し動作に対しビデ
オデータメモリ４６の列及び行で位置を選択するための
書込み列７行アドレス及び読出し列７行アドレスである
。このようにして、アドレスマルチプレクサ４４はビデ
オデータメモリ４６へ次のような８ビツトアドレスを供
給する。すなわち、書込み列アドレス（ＷＲＡ）　、書
込み列アドレス（ＷＣＡ）　、読出し列アドレス（Ｒ’
ＲＡ）及び読出し行アドレス（ＲＣＡ）である。これら
アドレスはメモリ４６に逐次的に供給され、制御ライン
４８を介してマルチプレクサに供給されるクロック信号
書込み列信号（ＷＲ）、書込み行信号（ＷＣ）、読出し
列信号（ＲＲ）及び読出し行信号（Ｒｃ）に応じて列及
び行で位ｉｌヲ定める。

ここで、クロック信号はシーケンス発生器１８がデータ
メモリ４６に供給するクロック信号列アドレスストロー
ブ（ＲＡＳ）　、行アドレスストローブ（ＣＡ８）、読
出しクロック　Ｃ℃Ｋ）及び書込み可能化（Ｗ　Ｅ　）
の信号と同期する。

より詳細には、データメモリ４６はダイナミックランダ
ムアクセスメモリ　（ＤＲＡＭ）である。

一般的に、このようなメモリは１ビツトの広さである特
定のアドレス長のＩＣチップを互いに接続することによ
って組み立てられる。これらＩＣチップの長さは３２に
、　６４ｋ及び１２８にのような２進アドレス手法のた
め２のべき数の倍数において利用可能である。第１図に
示されるメモリにおいて、一つのライン当シ８５のフレ
ームブロックの６２５Ｈラインを記憶するように十分な
メモリ空間を確保するために、６４にの長さのＩＣが使
用される。５つの（ＰＡＬにおいては６つ）語の長さの
フレームブロックに対し、９０（１０８）　ビットが必
要で、これすなわちデータメモリ４６は（９０）１０Ｂ
の６４にのＩＣチップを互いにリンクしてメモリを形成
する。ここにおいて、メモリ４６は書込み及び／又は読
出しアドレスの８つの最少有意ピッ）１選択することに
よりリフレッシュされる。これにより２５６列のすべて
のメモリは皆Ｊ　ｍｓ内で少なくとも一度繰シ返して選
択される。

（ＤＲＡＭ）データメモリ４６に関連して情報を読出し
かつ書込むこと社４つのクロック信号と１つのメモリア
ドレスを必要とする。メモリからの情報の読出しは列ア
ドレスでメモリ４６をアドレスして列アドレスストロー
ブすなわちクロック信号ＲＡＳ　＠発生しかつ行アドレ
スでメモリをアドレスして行アドレスストローブすなわ
ちクロック信号ＣＡ８　？発生することによシ達成され
る◇それに応じて、選択された特定の位置からのデータ
はメモリによりその出力端子に表わされ、かつ読出しク
ロック信号（ＲＣＫ　）によシ他の接続された装置にク
ロッキングされることができる。逆に、データをデータ
メモリ４６に書込むためには、ＲＡＳ信号がメモリ列ア
ドレスに一致して発生されかつＣＡＳ信号がメモリ行ア
ドレス信号と一致して発生され、それにより書込まれる
べきデータメモリ４６の特定の位置を選択する。ついで
データはデータボートに与えられ、書込み可能化信号Ｗ
Ｅが得られたデータをそれぞれの位置にクロッキングす
るために発生される。

読出し及び書込みアドレスカウンタは、メモリ制御マイ
クロプロセッサ（図示せず）によって供給されかつ各フ
ィールドに対するメモリのあらかじめ定められた領域を
割ｇ当てるために選択された初期数でそれぞれテープフ
ィールド及び基準フィールドの開始でロードされる。

データメモリ４６のための読出し及び書込みクロック信
号ＲＡＳ、　ＣＡＳ、　ＲＣＫ、　ＷＥは上述したよう
にシーケンス発生器１８によ多発生される。

読出し群信号の発生は豆生器１Ｂの開始読出し入力に与
えられる開始読出し群パルスと同期して開始せしめられ
る。同様に、発生器１８は書込み入力に与えられる開始
書込み群パルスと同期して書込み群信号の発生を開始す
る。一般的に、シーケンス発生器１８は１つのメモリサ
イクルの一部分の間データのブロック（５又は６語）が
データメモリ４６に書込まれるようにし、１つのメモリ
サイクルの残シの部分の間フレームブロックがメモリか
ら読出されるようにする。

データがデータメモリ４６から読出されるかあるいは書
込まれる特定のアドレスは、読出しアドレスに対しては
組み合わせられたカウンタ２０．４０．４１及び読出し
アドレス開始／停止論理回路１２によって又書込みアド
レスに対してはカウンタ２６，４２．４３及び書込みア
ドレス開始／停止及び再同期化論理回路２４によって決
定される。書込みアドレスはデータメモリアドレス入力
に出力される２つの８ビツトアドレスにアドレスを時間
法めするアドレスマルチプレクサ４４の−のボートに与
えられる。アドレスマルチプレクサ４４は上述したよう
に６４にメモリマ）ＩＪクスの位置を列及び行で規定す
る２つの８ビツトアドレスに６４にメモリ位置を選択す
るために必要な１６ビツト書込みアドレスをマルチブレ
クス操作する。アドレスマルチプレクサ４４はデータメ
モリ４６に対して発生されるクロック信号ＲＡＳ、　Ｃ
ＡＳ、　ＲＣＫ、　ＷＥと同期したシーケンス発生器１
８によって発生されるクロック信号ＲＲ，Ｒｅ、ＷＲ，
Ｗｅに応じてこの動作を行なう。

読出しアドレスはアドレスマルチプレクサ４４を介して
データメモリ４６のアドレス入力に供給される。マルチ
ブレクス動作を行なわせる信号はシーケンス発生器１８
からの読出し列信号ＲＲと読出し行信号ＲＣである。信
号ＲＲはＲＡ８信号と同期しており、信号ＢｅはＣＡ８
信号と同期して発生される。

入力ビデオデータは直列／並列変換器２７ｆ。

介してデータメモリ４６のデータボート供給され、メモ
リデータボートからのデータ出力は並列／直列変換器２
１によって受けられる。変換器２７は長さが１８ビツト
のシーケンシャル語として２　Ｆｓｃのビデオデータ母
線信号速度でビデオデータを受け、カウンタ２６からの
アドレス選択信号の制御下で入来語ｆ９０　（１０Ｂ）
ビットの５（６）語ブロックに組み立て、これらを組み
立てて出力する。９０ビツトの５語のブロックは５２５
ラインのＴＶ規準に対して使用されかつ１０８ビツトの
５語のブロックは６２５ラインのＴＶ規準に対して使用
される。ＩＵ列／並列変換器出力は書込み可能化信号Ｗ
Ｅと同期してメモリ４６の書込みサイクルの間に可能化
されてブロックをメモリに転送する。

読出しサイクルの間に、並列／直列変換器２１はメモリ
４６のデータ出力のブロックを受けかつそれをそのデー
タ入力ボートにクロッキングするために読出しクロック
信号ＲＣＫと同期して可能化される。その後変換器２１
は、カウンタ２０からのアドレス選択信号の制御下で、
２ＦＳＣデ一タ速度で１８ビツトの５（６）語にブロッ
クを直列化する。変換器２１の出力からのこれら語の出
力はフレームメモリからの出力となり、ビデオデータス
トリームのさらに他の処理において使用される。

書込み群パルス及び読出し群パルスはメモリ読出し／書
込みサイクルの完全な半分を占めないように選択される
。クロックパルスは開始書込み群及び開始読出し群パル
スにより始められかつ同期せしめられるために、読出し
及び書込みサイクルは書込みあるいは読出し半サイクル
の始めに関して開始書込みあるいは開始読出し群パルス
の一方を移動することによってアンロックされることが
できる。入来ビデオデータは記載された実施例では外部
のソースからのもので妨害されることはないため、書込
みタイミングを妨害せずに２　Ｆｓｃクロック期間だけ
読出しサイクルの始めに関連して読出し群信号全移動す
ることがここでは好ましい。これはカラー補正を与える
ためにカラーサブキャリアサイクルの１８０度だけデー
タメモリ４６から出力されるデータをシフトすることに
対応する。あきらかに、入来データが外部のシステムタ
イミングに関して一定ではないような状況においては、
読出しタイミングを妨害せずに読出し群信号に関して書
込み群信号をシフトすることは同様可能である。同じよ
うに、データメモリの応用に応じて、書込み及び読出し
群間のタイミング関係の変化は２Ｆｓｃ以外のものであ
ってもよい。

本発明の好適実施例において、メモリにデータのブロッ
クを書込む時間及びメモリからデータのブロックを読出
す時間を１注記」する狭いパルスは第２図に詳細に示さ
れているように読出し／書込みシーケンス発生器１８へ
のトリガパルスとして開始／停止論理回路２４及び１２
からインターレースした態様で与えられる。各開始パル
スはＯＲゲート２８を通り、開始／停止フリップフロッ
プ３０會セツトする。フリップフロップからの論理高出
力はシフトレジスタ３４及びデコード論理回路５６から
成る読出し／書込み群発土器３２にサブキャリア関連ク
ロックにより直列的にクロッキングされる。デコード論
理回路６６はシフトレジスタ３４の並列出力上受け、デ
ータの単一ブロックの書込み及び読出しを制御するため
に必要とされる全ての書込み／続出し群パルス金発生す
る。それは又開始／停止フリッププロップ６０をリセッ
トする群の終了パルスを発生し、読出し／書込みシーケ
ンス発生器１８を次の開始パルス及び次の群の発生のた
めに準備させる。クロックパルスはデコード論理回路３
６によシ続出し／書込みフリップフロップ３Ｂに与えら
れる。このフリップフロップ５Ｂは読出し及び書込み群
のインターレースした発生全制御する。フリップ７０ツ
ブ３８の状態は読出し及び書込みモードを定める。

レジスタ３４の長さとそのクロックの周波数とクロック
及び読出し／書込み群開始パルス間の位相関係とデコー
ド論理回路３６の構成とは群発生の必要な分解能によっ
て決定される。クロックの周波数は各群の期間と書込み
／読出しサイクルの群間の間隔とを決定する。読出し群
及び書込み群間のタイミング関係は各群の発生をトリガ
する開始パルス間の関係によって決定される。このＴＢ
Ｃの分野においては、時間軸補正器の基準に対する読出
し群トリガパルスのカラー補正に対して必要とされる量
（利用可能な時間空間内での）のシフトは読出しパルス
群、ビデオデータメモリ４６の出力でのビデオデータ及
びＴＢＣの出力でのビデ第１ｚ’ｌ’１３ｃ出力の水平
同期及びバーストに関してシフトさせる。

本発明の好適実施例において８ビット直列入力／並列出
力のシフトレジスタ３４が周波数ダブラ即ち二倍器２２
から得られる８　Ｆｓｃクロックにより（カラーサブキ
ャリア周波数の８倍で）クロッキングされる。ダブラ２
２は基準４Ｆｓｃ信号（第１図）を受ける。このクロッ
ク周波数及びレジスタの長さで、書込み及び読出しパル
ス群は許される最少期間でかつビデオデータメモリ４６
で使用される比較的に高価なメモリチップによって要求
される分解能で発生される０ライン４７での読出し７１
１込みシーケンス発生器１８によって発生される信号は
列アドレス選択（第３Ｂ図）、行アドレス選択（第３Ｃ
図）及び書込み可能化（第３Ｄ図）のために使用される
。発生器１日は書込みアドレス開始／停止及び再同期化
クロック回路２４によって与えられる書込みアドレスク
ロック　（第３Ｅ図）及び読出しアドレス開始／停止論
理回路１２に与えられる読出しアドレスクロック　（第
３Ｆ図）を生じさせる。発生器１８は又上述したように
ライン４８を介してアドレスマルチプレクサ４４に与え
るための制御クロックＲＲ，ＲＣ，ＷＲ，Ｗｅを生じさ
せる。より詳細には第３図において、第１及び２図に関
連して上述した種々の信号クロックの波形が示されかつ
書込み群信号のタイミングを妨害せずに２Ｆｓｃクロッ
ク期間だけ書込み群信号に関して読出し群信号のシフト
を行なうことが示されている。本発明によれば、書込み
群及び読出し群信号は減少した時間期間で選択され、そ
れによシ書込み又は読出し群信号のいずれかが他方に関
してシフトされうる書込み及び読出し半サイクル間の利
用可能な時間間隔が与えられる。この目的のため実施例
において、異なったライン形式が必要とされかつ続出し
シフトが必要であることをライン形式比較器１４が決定
すると、第３Ｈ図の開始読出し群パルス６０が通常のパ
ルス６２よシも２Ｆｓｃクロック期間だけ速く読出し／
書込みシーケンス発生器１８に供給される。列及び行ア
ドレスストローブならびに読出しアドレスクロックが群
として発生されるために、それらは第５Ｂ、３Ｃ。

３Ｆ図でそれぞれ６４．６６及び６Ｂで示されるように
２　Ｆｓｃクロック期間だけ早く発生される。

狭いパルス６０の負のエツジは第２図において上述した
ように種々の読出しクロックを始めさせる。第３Ｇ図の
開始書込み群パルス７０は影響されず、第３Ｂ、　３Ｃ
，３Ｄ及び３Ｅ図に示される書込み群の種々のクロック
も影響されない。

第３Ｉ図は上述したようにデータメモリ４６に供給され
る書込み、読出し、列アドレス及び行アドレスのための
それぞれの選択信号と組み合わせられて生ずるビデオデ
ータメモリ４６の書込み列及び行アドレスならびに読出
し列及び行アドレスのための信号を示す。ビデオデータ
は書込み群生サイクルの間でデータメモリ４６に書込ま
れかつ２Ｆｓｃクロック期間速い読出し群信号に応じて
メモリから読出される。タイミング関係のこの変化は７
２で示され、第５Ｊ図の波形に表わされている。読出し
群シフトが必要とされなければ、データは通常の読出し
タイミングでデータメモリ４６から読出されかつ７４で
表わされている。

第３Ｈ，３Ｂ、３Ｃ，３Ｆ図において読出し群信号の点
線の部分によって表わされるように十分な時間間隔が読
出し／書込みサイクルの書込み及び読出し群間で利用可
能であれば、第３Ｈ図の開始読出し群パルスはむしろ２
　Ｆｓｃだけ遅延せしめられ、それにより読出し群信号
及びデータメモリ４６　（第５Ｊ図）の読出しタイミン
グは書込み群信号及び処理に関して２　Ｆｓｃだけ遅延
せしめられる。

読出し／書込みシーケンス発生器１８によシ発生される
読出しパルス群のタイミングは基準によって必要とされ
るビデオ水平ラインの形式及びメモリからのビデオデー
タで受けたビデオ水平ラインの形式との間の差を補償す
る可変遅延に従って制御される。メモリサイクルの読出
し部分はそのサイクルの書込み部分を妨害することなく
利用可能な時間期間内で効果的にシフトされる。

（発明の効果）本発明はＮＴ８Ｃ，ＰＡＬ及びＰＡＬ−Ｍカラーテレビ
ジョン規準を使用するビデオ方式に適応可能である。読
出し／書込みシーケンス発生器１８に使用されるシフト
レジスタによって与えられる遅延機能は多タップ遅延線
によっても行なわれうる０

【図面の簡単な説明】

第１図は本発明の新規なカラーシーケンス補正回路を示
すブロック図である。第２Ａ、２Ｂ図は第１図の回路で使用される読出し及び
書込みシーケンス発生器のブロック図である。第３Ａ−Ｊ図社遅延が必要とされずかつ半分のサブキャ
リア期間の遅延が要求され又続出し／書込みアンロック
が行なわれる時にメモリ制御パルスの書込み群及び読出
し群間の関係を表わす一連の波形図である。図で、１２は読出しアドレス開始／停止論理回路、１４
はライン形式比較器、１８は読出し／書込みシーケンス
発生器、２２は周波数二倍器、２４は書込みアドレス開
始／停止及び再同期化論理回路、４４はアドレスマルチ
プレクサ、４６はビデオデータメモリを示す。 ’ＦｉｌＦＩＨｊｉｆｆ人　　　　アムペックス　コー
ポレーション特願昭６１−２３６０５５号名称　　アムペックス　コーポレーション４代理人住所　〒１００東京都千代田区丸の内２丁目４番１号丸
ノ内ビルヂング　７５２区補　　正　　の　　内　　容１　明細書中筒４２頁第１５行目〜第４３頁１０行目「
図面の簡単な説明」の項を次の通り補正する。「　第１図は本発明の新規なカラーシーケンス補正回路
を示すブロック図である。第２図は第１図の回路で使用される読出し及び書込みシ
ーケンス発生器のブロック図である。第３図は遅延が必要とされずかつ半分のサブキャリア期
間の遅延が要求され又読出し／書込みアンロックが行な
われる時にメモリ制御パルスの書込み群及び読出し群間
の関係を表わす一連の波形図であり、Ａは読出し／書込
み波形を示し、Ｂは列アドレススｌ−ローブ波形を示し
、Ｃは行アドレスストローブ波形を示し、Ｄは書込み可
能川波形を示し、Ｅは書込みアトし・スフロック波形を
示し、Ｆは読出しアドレスクロック波形を示し、Ｇは開
始書込み群波形を示し、Ｈは開始読出し群波形を示し、
■はデータメモリアドレス波形を示し、Ｊはデータ入／
出力波形を示す。　　　　　−２− 図で、１２は読出しアドレス開始／停止論理回路、１４
はライン形式比較器、１８は読出し／書込みシーケンス
発生器、２２は周波数二倍器、２４は書込みアドレス開
始／停止及び再同期化論理回路、４４はアドレスマルチ
プレクサ、４６はビデオデータメモリを示す。１以上

Claims

【特許請求の範囲】

（１）ビデオデータ及びライン形式情報を含むビデオデ
ータ信号の位相を変化するための方法において、ビデオ
データ信号を与えてデータメモリの出力で上記ライン形
式情報を抽出することと、遅延されたシフト可能化信号
を発生するように上記ライン形式情報を基準ライン形式
情報に対して比較することと、ビデオデータ信号の位相
を変化するように上記メモリへの書込みビデオデータの
タイミングを影響せずにメモリ読出し／書込みサイクル
の一部分だけ上記データメモリからのビデオデータを読
出すタイミングをシフトすることからなることを特徴と
する上記方法。
（２）特許請求の範囲第１項記載の方法において、上記
データメモリから受けた上記ライン形式情報の存在と一
致してライン形式ストロープパルス発生することを含ん
だことを特徴とする上記方法。
（３）特許請求の範囲第１項記載の方法において、上記
データメモリに書込まれるビデオデータのブロック当り
のビデオサンプルの対の数をカウントすることと、上記
データメモリに書込まれるビデオデータの水平ライン当
りのビデオサンプルのブロックの数をカウントすること
と、上記データメモリから読出されるビデオデータの水
平ライン当りのビデオサンプルのブロックの数をカウン
トすることと、上記データメモリソースへの上記ビデオ
データの書込みを制御するために書込みパルス群を発生
することと、上記シフト可能化信号に応じて上記データ
メモリソースからの上記ビデオデータの読出しを変化す
るために読出しパルス群を発生することを含んだことを
特徴とする上記方法。
（４）特許請求の範囲第３項記載の方法において、上記
書込みパルス群と上記読出しパルス群とをインターレー
スすることを含んだことを特徴とする上記方法。
（５）ビデオ信号のカラーシーケンスを補正するための
位相制御回路において、ビデオデータ及びライン形式情
報から形成されるビデオデータ信号を処理するためのデ
ータメモリ手段と、上記データメモリ手段の出力で上記
ビデオデータ信号から上記ライン形式情報を抽出するた
めの手段と、上記ビデオデータのタイミングを調節する
ための遅延信号を発生するために上記ライン形式情報を
基準ライン形式情報に対して比較するための手段と、上
記データメモリ手段へのビデオデータ信号の書込みのタ
イミングに影響せずにメモリ読出し／書込みサイクルの
一部分だけ上記データメモリソースからのビデオデータ
信号の読出しのタイミングを変化することによりビデオ
データのタイミングをシフトするための手段とを含んだ
ことを特徴とする上記回路。
（６）特許請求の範囲第５項記載の回路において、上記
抽出手段はライン形式ラッチからなることを特徴とする
上記回路。
（７）特許請求の範囲第５項記載の回路において、上記
抽出手段の入力に接続されて上記データメモリ手段から
受けた上記ライン形式情報の存在と一致してライン形式
ストロープパルスを発生するための手段を含んだことを
特徴とする上記回路。
（８）特許請求の範囲第５項記載の回路において、上記
シフト手段は読出しアドレス開始／停止論理回路と、こ
の読出し論理回路の入力に接続されて遅延した基準水平
パルスを与える可変遅延回路と、上記論理回路を出力に
接続されて各水平ラインに対しビデオデータブロックを
カウントするためのカウンタとを含んだことを特徴とす
る上記回路。
（９）特許請求の範囲第５項記載の回路において、上記
シフト手段は上記メモリソースに書込まれるビデオデー
タのブロック当りのビデオサンプルの対をカウントしか
つ開始書込みパルスを発生するための第１のサンプル対
ブロックカウンタと、この第１のカウンタの入力に接続
されて上記データメモリ手段に入るビデオデータが与え
られるテープ水平同期パルスで上記第１のカウンタを位
相決めするための書込みアドレス開始／停止及び再同期
論理回路と、遅延した基準水平パルスを供給するための
手段と、上記データメモリ手段から読出されるビデオデ
ータのビデオサンプル対ブロックの対の数をカウントし
かつ開始読出しパルスを発生するための第２のサンプル
対ブロックカウンタと、上記の第２のカウンタの入力に
接続されて上記遅延した基準水平パルスから上記の第２
のカウンタを位相決めするための読出しアドレス開始／
停止論理手段と、上記メモリソースへの上記ビデオデー
タの書込みを制御するために上記開始書込みパルスに応
じて書込みパルス群を発生しかつ上記遅延した基準水平
パルスに応じるタイミングでの上記メモリソースからの
上記ビデオデータの読出しを制御するために上記開始読
出しパルスに応じて読出しパルス群を発生するための読
出し／書込みシーケンス発生器とを含んだことを特徴と
する上記回路。
（１０）特許請求の範囲第９項記載の回路において、上
記読出し／書込みシーケンス発生器は上記開始パルスに
よつてセットされる開始／停止フリップフロップと、こ
の開始／停止フリップフロップの出力に接続した多タッ
プ遅延装置と、この遅延装置の出力に接続したデコード
論理回路とを含んでおり、上記シーケンス発生器は上記
開始パルスの１つに応じて上記データメモリ手段の書込
み機能のタイミングを制御するために１つのパルス群を
発生しかつ他の開始パルスに応じて上記メモリ手段の読
出し機能のタイミングを制御するために他のパルス群を
発生し、これら書込みタイミング群及び読出しタイミン
グ群はインターレースせしめられるがそれらの関係は互
いに他の機能を妨害せずに規定された範囲内で変り、上
記タイミングパルス群のそれぞれは上記開始／停止フリ
ップフロップをリセットするためのリセットパルスを含
んでいることを特徴とする上記回路。
（１１）特許請求の範囲第１０項記載の回路において、
上記多タップ遅延装置は直列入力及び並列出力をそなえ
たシフトレジスタと、上記シフトレジスタにクロックパ
ルスを与えるためのクロック発生器とを含んだことを特
徴とする上記回路。
（１２）特許請求の範囲第１０項記載の回路において、
上記多タップ遅延装置は多出力タップを有するパルス遅
延線を含んでおり、タップの数及び各タップのための遅
延時間は上記読出し／書込みシーケンス発生器によつて
発生されるパルスのタイミング関係を設定することを特
徴とする上記回路。
（１３）特許請求の範囲第５項記載の回路において、上
記データメモリ手段の出力からえられる上記ライン形式
情報を上記基準ライン形式情報に比較するためのライン
形式比較回路と、このライン形式比較回路の出力に接続
され、要求されるプリセット時間量だけ遅延を変化する
ための基準水平可変遅延回路とを含んだことを特徴とす
る上記回路。
（１４）読出し／書込みサイクルの間に生じる書込み及
び読出しアドレス信号に応じてデータメモリを介し処理
されている信号の位相を制御するための回路において、
書込み及び読出しアドレス信号を読出し／書込みサイク
ル期間内のそれらの間の時間間隔で選択的に発生するた
めの手段と、この発生手段に接続されて出力信号のタイ
ミングに影響せずに読出し／書込みサイクルの一部分だ
け他の信号に対して１つのアドレス信号の生起をシフト
するための手段とを含んだことを特徴とする上記回路。
（１５）特許請求の範囲第１４項記載の回路において、
上記データメモリに接続されてシフトされるべきアドレ
ス信号の生起をシフトするための必要性を検出するため
の手段を含んだことを特徴とする上記回路。
（１６）特許請求の範囲第１５項記載の回路において、
上記シフトする手段は入来データの速度に応じて開始書
込み群信号を発生するための手段と、基準速度に応じて
開始読出し群信号を発生するための手段と、上記データ
メモリに接続されて上記開始書込み群信号と同期した書
込み群信号及び上記開始読出し群信号と同期した読出し
群信号を上記データメモリ供給するためのアドレス発生
手段とを含んだことを特徴とする上記回路。
（１７）特許請求の範囲第１５項記載の回路において、
上記信号はサブキャリア周波数を有しかつ記録媒体から
回復されるビデオ信号であり、入来データの上記速度は
ビデオ信号を回復するテープＨ速度であり、かつ基準速
度は基準Ｈであり、上記検出手段は回復されているライ
ン形式を所望されるライン形式と比較しかつライン形式
が必要とされるものでない場合に上記シフト手段に遅延
信号を供給するための手段を含んだことを特徴とする上
記回路。
（１８）特許請求の範囲第１７項記載の回路において、
上記開始読出し群信号は上記遅延信号に応じてサブキャ
リアサイクル期間の２倍シフトされ、上記読出し群信号
はサブキャリアサイクル期間の２倍だけ同期してシフト
されて上記データメモリから読出されているビデオデー
タをこれによつてシフトすることを特徴とする上記回路
。
（１９）ライン形式情報を含むビデオ信号のカラー補正
を行なうために時間軸補正器のビデオデータメモリを制
御するための回路において、ビデオ信号が要求されるラ
イン形式であるかどうかを指示するシフト可能化信号を
与えるための検出器手段と、この検出器手段に接続され
て対応する読出し／書込みサイクルの間に開始書込み群
パルス及び開始読出し群パルスを供給するための手段と
、上記開始書込み群パルス及び開始読出し群パルスのそ
れぞれに応じかつ同期して書込み群及び読出し群信号を
発生するための発生器手段と、上記供給手段に接続され
て書込みアドレス及び読出しアドレス信号を発生するた
めのアドレス手段と、上記アドレス手段に接続されて上
記書込み群及び読出し群信号に応じて上記ビデオデータ
メモリに上記書込み及び読出しアドレス信号を選択的に
供給するためのマルチプレクサ手段とを含んだことを特
徴とする上記回路。
（２０）特許請求の範囲第１９項記載の回路において、
上記検出器手段は不良のライン形式の存在を表わすシフ
ト可能化信号を与えるようになつており、上記供給手段
は遅延信号に応じて上記開始書込み群パルスに関して上
記読出し／書込みサイクルの一部分だけシフトされる時
間で上記開始読出し群パルスを供給するようになつてお
り、上記発生手段は上記ビデオデータメモリに対応する
読出しアドレス信号を与えるために上記開始読出し群パ
ルスの上記時間シフトを有する上記読出し群信号を発生
することを特徴とする上記回路。
（２１）特許請求の範囲第２０項記載の回路において、
２Ｆｓｃクロックを与えるための手段を含んでおり、上
記開始読出し群パルスはカラー補正を与えるためにこの
２Ｆｓｃクロックの時間期間だけシフトされることを特
徴とする上記回路。