JPS58114687A - ビデオ信号の処理回路 - Google Patents
ビデオ信号の処理回路Info
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- JPS58114687A JPS58114687A JP56211033A JP21103381A JPS58114687A JP S58114687 A JPS58114687 A JP S58114687A JP 56211033 A JP56211033 A JP 56211033A JP 21103381 A JP21103381 A JP 21103381A JP S58114687 A JPS58114687 A JP S58114687A
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- signal
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、入力ビデオ信号をフィールド単位の容量を有
するメモリーに書込み、これを基準同期信号の時間軸で
貌出すようにしたビデオ信号の処理回路に関し、特にＰ
ＡＬまたはＰＡＬ−Ｍシステム壷こおけるフレームシン
クロナイザ、タイムベースコレクタ等に用いて最適なも
のである。 の時間軸を、任意の読出し側の時間軸に合わせることが
できるので、ＴＶ局間のビデオ信号の同期化等に用いら
れる。このようなフレームシンクロナイザでは、書込み
側の書込みクロ゛ンクと読出し側の読出しクロックとの
周波数が微妙に異なっていると、例えば数十時間に１回
と言った割合で絖輿しか書込みに追い付いてしまうこと
がある。このような現象が生ずると、一度貌出したメモ
リー内容（１フレーム前の情報）を再度読出すような所
■スリップ（フレーム飛び）が生じ、スリップ時点の前
後でクロマ位相の順序性が崩れる。この結果、フレーム
シンクロナイザの入力側と出力側とで色情報が異なる様
になる。 本発明は上述の問題にかんがみ、クロマ位相の不連続を
検出してこれを補正するように構成したものである。 以下本発明の実施例を図面着こ基いて説明する。 ＰＡＬ若しくはＰＡＬ−Ｍシステムでは、カラーベクト
ルのＶ軸に関してクロマ信号をラインごとに位相反転し
て伝送している。またカラーサブキャリアがラインごと
にへ位相ずつずれるようなキャリア周波数を用いている
。本実施例では、を ＋Ｖ軸へのクロマ変−ライン″ＴＯ）（Ｏｄｄ）、−■
軸へのクロマ変調ラインを（Ｅ）（Ｅｖｅｎ）と名すけ
て、これらをＯ／Ｅとして区別する。また上記％ライン
オフセットに原因するサブキャリア位相の正、反転状態
を夫々（Ｎ）（Ｎｏｒｍａｌ） 、 ［Ｉ］（Ｉｎｖｅ
ｒｓｅ ）と名すけ、Ｎ／Ｉとして区別する。 第１図はＰＡＬシステムにおける各フィールドの最初の
４ライン分のカラーバースト信号の位相を示している。 第１フイールドのメモリー書込みの先頭ラインを第１ラ
インとし、この第１ラインのバースト位相が、Ｖ軸を基
準にして＋１６５゛であるとする。これを
するメモリーに書込み、これを基準同期信号の時間軸で
貌出すようにしたビデオ信号の処理回路に関し、特にＰ
ＡＬまたはＰＡＬ−Ｍシステム壷こおけるフレームシン
クロナイザ、タイムベースコレクタ等に用いて最適なも
のである。 の時間軸を、任意の読出し側の時間軸に合わせることが
できるので、ＴＶ局間のビデオ信号の同期化等に用いら
れる。このようなフレームシンクロナイザでは、書込み
側の書込みクロ゛ンクと読出し側の読出しクロックとの
周波数が微妙に異なっていると、例えば数十時間に１回
と言った割合で絖輿しか書込みに追い付いてしまうこと
がある。このような現象が生ずると、一度貌出したメモ
リー内容（１フレーム前の情報）を再度読出すような所
■スリップ（フレーム飛び）が生じ、スリップ時点の前
後でクロマ位相の順序性が崩れる。この結果、フレーム
シンクロナイザの入力側と出力側とで色情報が異なる様
になる。 本発明は上述の問題にかんがみ、クロマ位相の不連続を
検出してこれを補正するように構成したものである。 以下本発明の実施例を図面着こ基いて説明する。 ＰＡＬ若しくはＰＡＬ−Ｍシステムでは、カラーベクト
ルのＶ軸に関してクロマ信号をラインごとに位相反転し
て伝送している。またカラーサブキャリアがラインごと
にへ位相ずつずれるようなキャリア周波数を用いている
。本実施例では、を ＋Ｖ軸へのクロマ変−ライン″ＴＯ）（Ｏｄｄ）、−■
軸へのクロマ変調ラインを（Ｅ）（Ｅｖｅｎ）と名すけ
て、これらをＯ／Ｅとして区別する。また上記％ライン
オフセットに原因するサブキャリア位相の正、反転状態
を夫々（Ｎ）（Ｎｏｒｍａｌ） 、 ［Ｉ］（Ｉｎｖｅ
ｒｓｅ ）と名すけ、Ｎ／Ｉとして区別する。 第１図はＰＡＬシステムにおける各フィールドの最初の
４ライン分のカラーバースト信号の位相を示している。 第１フイールドのメモリー書込みの先頭ラインを第１ラ
インとし、この第１ラインのバースト位相が、Ｖ軸を基
準にして＋１６５゛であるとする。これを
〔０〕のライ
ンとすると、次の第２ラインでは、サブキャリア位相が
％ラインオフセットによって約９０°連れるが、バース
トａ号はＶ軸に関して反転されて一１３５°（９０＠進
ろ）の位相で伝送されて来るから、′結局バースト位相
はｊｌ！１ラインとほぼ同相になる。この＃！２ライン
ヲＣＢ’）とすると、以後ラインごとｌこ０／Ｅが反転
する。 第５ラインでは、サブキャリア位相が９０°遅れ、バー
スト軸が＋１３５°（９０°遅れ）に戻るから、バース
ト位相は＃１１、第２ラインに対して逆相となる。第４
ラインは第３ラインに対して同相である。従って、第１
、ｊＩ２ラインを正転ベア（Ｎ）とすると、第３．＄ｌ
Ｉ４ラインは反転ベアＣＩ）となっている。以後２ライ
ンごとにＮ／Ｉが反転する。 このように４ラインのシーケンスでバースト位相が回転
する。 ＃！２フィールドでは、書込みの先頭ラインは第６１３
ラインとなり、３１３＝７８Ｘ４＋１であるかう、バー
スト位相の４ラインシーケンス１こよって、１！３１３
ラインの０／Ｅ％Ｎ／Ｉは、第１ラインと岡じＯ・Ｎと
なる。但し、ＰＡＬシステムのカラーサブキャリアは１
フレーム（２５Ｈｚ）につき１波長のオフセット分がつ
けられているから、第２フイールドの！３１３ラインの
バースト位相は反転している。次のライン（３１４）で
は０／Ｅが反転し、更蚤こ次の２つのライン（３１５，
３１６）では前の２ラインに対してＮ／Ｉが反転する。 以後第１図のようにバースト位相が変イ（する。 １フレームの走査線本数は６２５本（奇数）であるから
、０／Ｅ％Ｎ／Ｉの４ラインシーケンスは４フレーム（
８フイールド）で完結し、第９フイールド目曇こバース
ト位相が元に戻る。 １１４２図ＧこはＰＡＬ−Ｍシステムのバースト位相を
示している。な：＃ＰＡＬ−Ｍシステムでは、１フレー
ムの走査線本数（−ＮＴ８Ｃシステムと同じく５２５本
とし、カラーサブキャリアの周波数をＮＴ８Ｃシステム
とほぼ同じにすると共惨こ、ＰＡＬシステムのｈライン
オフセット方式を採用している。 ＠２図に示すように、第１フイールドの先頭ライン（第
１ライン）を
ンとすると、次の第２ラインでは、サブキャリア位相が
％ラインオフセットによって約９０°連れるが、バース
トａ号はＶ軸に関して反転されて一１３５°（９０＠進
ろ）の位相で伝送されて来るから、′結局バースト位相
はｊｌ！１ラインとほぼ同相になる。この＃！２ライン
ヲＣＢ’）とすると、以後ラインごとｌこ０／Ｅが反転
する。 第５ラインでは、サブキャリア位相が９０°遅れ、バー
スト軸が＋１３５°（９０°遅れ）に戻るから、バース
ト位相は＃１１、第２ラインに対して逆相となる。第４
ラインは第３ラインに対して同相である。従って、第１
、ｊＩ２ラインを正転ベア（Ｎ）とすると、第３．＄ｌ
Ｉ４ラインは反転ベアＣＩ）となっている。以後２ライ
ンごとにＮ／Ｉが反転する。 このように４ラインのシーケンスでバースト位相が回転
する。 ＃！２フィールドでは、書込みの先頭ラインは第６１３
ラインとなり、３１３＝７８Ｘ４＋１であるかう、バー
スト位相の４ラインシーケンス１こよって、１！３１３
ラインの０／Ｅ％Ｎ／Ｉは、第１ラインと岡じＯ・Ｎと
なる。但し、ＰＡＬシステムのカラーサブキャリアは１
フレーム（２５Ｈｚ）につき１波長のオフセット分がつ
けられているから、第２フイールドの！３１３ラインの
バースト位相は反転している。次のライン（３１４）で
は０／Ｅが反転し、更蚤こ次の２つのライン（３１５，
３１６）では前の２ラインに対してＮ／Ｉが反転する。 以後第１図のようにバースト位相が変イ（する。 １フレームの走査線本数は６２５本（奇数）であるから
、０／Ｅ％Ｎ／Ｉの４ラインシーケンスは４フレーム（
８フイールド）で完結し、第９フイールド目曇こバース
ト位相が元に戻る。 １１４２図ＧこはＰＡＬ−Ｍシステムのバースト位相を
示している。な：＃ＰＡＬ−Ｍシステムでは、１フレー
ムの走査線本数（−ＮＴ８Ｃシステムと同じく５２５本
とし、カラーサブキャリアの周波数をＮＴ８Ｃシステム
とほぼ同じにすると共惨こ、ＰＡＬシステムのｈライン
オフセット方式を採用している。 ＠２図に示すように、第１フイールドの先頭ライン（第
１ライン）を
〔０〕（バースト軸＋１３５’）とすると
、次の（Ｅ）の第２ラインでは、バースト軸が一１３５
° となると共ににラインオフセットでサブキャリア位
相が９０°進むから、バースト位は逆相になる。この第
１、第２ラインを正転ペア（Ｎ）とすると、次のｊｌｌ
Ｉ３、ＩＩ！Ｉ４ラインでは、バースト位相が正転ペア
に対して逆相となるので、これを逆転ベア（Ｉ）とする
。以下、ＰＡＬシステムと同様暑こ、ライン交互にＯ／
１１８が反転し、２ラインごトｓｃ Ｎ ／ Ｉが反転
するような４ラインシーケンスでバースト位相が変化す
る。従って、８フイールドでＮ／Ｉ、０７Ｂが元に戻る
。 フレームシンクロナイザでｊｌＩ！１図または第２図の
ようなＰＡＬ＠号若しくはＰＡＬ−Ｍ信号を処理する場
合、例えばフレームメモリーの書込みクロックが絖出し
クロックよりも早いと、既述のよう−こ、書込みが読出
しを飛び越し、１フレームのドロップアウト（情報欠損
）が生ずる。第２図では、第１フイールドの０・Ｎを読
出すべきところが、第６フイールドのＥ＠Ｎを読出すこ
とになる。 このため過当なりロマ旭理を行って、クロマ位相の連続
性を保つ必要が生ずる。 第６図は本発明を適用したＰＡＬ（ＰＡＬ−Ｍ）用フレ
ームシンクロナイザの全体のブロック図である。 入力のＰＡＬ’ｉたはＰＡＬ−Ｍの合成カラービデオ信
号はＡ−Ｄ変換器（１）でディジタル信号曇こ変換され
、フレームメモリー（２）に書込まれる。サンプリング
周波数はカラーサブキャリア周波数の４倍（４ｆｓりで
あり、また書込みアドレスは書込み同期系（姐こ８いて
形成される畳込みクロックＷＣＫ。 サブキャリアＷＳＣ，同期信号ＷＳＹＮＣ＋こ基いて形
成される。書込み同期系（３）からは、入カビデオ信号
のライン判別信号ＷＩＤが０／Ｅ％Ｎ／Ｉ発生器に送ら
れ、ラインごとの０／Ｅ及びＮ／Ｉを識別した信号ＷＯ
Ｅ、ＷＮＩが形成される。Ｃれらの識別信号はフレーム
メモＩＪ−（２１に送られ、第４図のタイムチャートに
示す如く憂こ、１水平区間のデータ（第４図Ａ）ｆこ対
応させて、ライン識別のインデックスとして記憶される
。なお第４図Ｂ１Ｃに示すように、インデックスデータ
は、例えば２４サンプリング・クロックを１ブロツクと
して、各ブロックごとに記憶される。１水平区間では。 各ブロックのインデックスデータは全て同一である。 読出し側では、基準ビデオ信号に基いて、読出し同期系
（５）において読出しクロックＲＣＫ、サブキャリアＲ
８Ｃ，同期信号Ｒ８ＹＮＣが作成され、これらに基いて
メモ！Ｊ−（２１のアドレス信号が形成されて絖出しが
行われる。従って、メモリー出力の時間軸は基準ビデオ
信号と合致している。 フレームメそり−（２）の読出し出力は、輝度（１）・
クロマ（ｑ分離によるクロマ位相補正回路（６）に与え
られ、クロマ位相の不連続が修正されてからＤ−Ａ変換
器（８）でアナログビデオ信号に変換され、外 ’ｌ
。 部に導出される。このＹ／Ｃ分離汲のクロマ位相補正回
路（６〕では、（１号処理を行う際に信号劣化が生ずる
ので、この実施例では画儂の縦シフト及び横シフ）ｆこ
よるクロマ位相補正回１ｉ！（力が更に設けられる。こ
れによってＹ／Ｃ５＆−＠＃ｃよるクロマ補正は必要最
小限に押えられる。 ＃！３図で、フレームメモリー（２）の続出し出力は、
１Ｈ遅延回路ＱＩＪで遅延され、本線信号として輝度ｍ
分層回路ａυに導出される。菫たメモリー出力が加算平
均回ｗｒａ旧こも与えられ、上記本線信号のライン憂こ
対して１ライン前後の信号が加算平均される。２ライン
離れた信号のクロマ位相は互に逆相であるから、加算平
均１１ｚからは、輝度信号Ｙが得られる。この輝Ｉｉ＋
信号Ｙは減算器−に供給され、１Ｈ遅嬌回路Ｑｌの出力
からＹが減算されることによってクロマ信号が分離され
る。減算器（１３から得られたクロマ信号は、本線信号
中のクロマ成分であって、これはバンドパスフィルタＩ
を通って輝度分離口ｗｒａＤ１こ送られて、輝度信号Ｙ
が分離される。 一方、メモリー出力は別のクロマ分離回路にも送られる
。この分離＠路では、２Ｈ遅延回路ａ珈で遅延された信
号が減算器Ｑｅで原信号から減算され、クロマ信号が分
離される。このクロマ信号は、本Ｓ信号のラインと隣接
するラインの位相を持っていて、バンドパスフィルタＩ
ｒＩで帯域制限されてから選択ＷＡ路ａ種に導出される
。選択回路α樽では、バンドパスフィル＄−（１４）
ａηの何れか一方の出力のクロマ信号がＯＥ制御回路四
の出力に応じて選択される。これらのクロマ信号の一方
が、＋Ｖ軸に変調された信号Ｃ（バースト軸は＋１３５
°）であれば、他方は−７輪に変調された信号Ｃ（バー
スト軸は−１３５°）であり、０７Ｂの関係を有してい
る。 ＯＢ制御回路顛では、メモ！ｊ −１２１から読出され
るビデオデータに付随して得られるラインインデックス
データ（読出しＯＢ）と、読出し側の基準ビデオ信号の
基準ＯＥとが比較される。読出しＯＥはメモＩＪ−（２
＋から時間合わせのための１Ｈ遅延回路（イ）を介して
得られ、また基準ＯＢは、読出し同期系（５）から出力
される基準ライン判別信号ＲＩＤに一基いて、０７１、
Ｎ／Ｉ発生器（財）−こおいて作成される。 フレームメモリー（２）で書込み・読出しのスリップが
起こって、読出しＯＥと基準ＯＲとが相違したならば、
ＯＥ制御回路ａ９がこれを検出し１選択回路Ｑ８が２つ
のクロマ信号Ｃ１Ｃのうちの別の方を選択する。これ醗
こよってＯＥの不一致が訂正される。 選択回路ａ槌の出力Ｃ′は、輝度分離回路α刀の出力Ｙ
と共に、加減算器＠ （ＡＬＵ） ＋こ送られる。加減
算器（ハ）では、ＮＩ制御回ｗｒ＠の制御によってＮＩ
の不一致を修正するためにＹ＋σまたはＹ−Ｃ’の演算
が行われる。ＮＩ制御回ｗ１（イ）では、メモリー（２
＋の出力から１ＨＭ延回路（ハ）を介して得られるライ
ンインデックスデータ（ｉ？！出しＮＩ）と、０／Ｅ１
Ｎ／Ｉ発生器（２）で作成される基準ＮＩとが比較され
る。 読出しＮＩと基準ＮＩとが相違したならば、その検出信
号に応じて加減算器（ハ）における加減算が反転され、
ＮＩの不一致が訂正される。実質的には、クロマ位相の
反転が加減算器（ハ）で行われて、Ｎ−＋Ｉ若しくはＩ
ＮＮの反転が行われる。 以上のＹ／Ｃ分離によるクロマ位相の補正は、メモリー
（２）でスリップが起こった時点で即座に行われる。Ｙ
／Ｃ分離による位相補正では、信号−が劣化し易いので
、不一致が１フイールド又は１フレーム又は数フレーム
にわたる場合には、画像の縦（垂直方向■〕及び横方向
（水平方向Ｈ）のシフトを行う１ＩＩ２のクロマ位相補
正回路（７）が動作する。この際、Ｙ／Ｃ分離によるク
ロマ位相補正回路（６）は不動作となる。 １１１１３図の第２のクロマ位相補正回路（７）では、
１Ｈ遅延回路＠（至）の出力の胱出しＯＫ％ＮＩと基準
ＯＥ％ＮＩとが不一致検出器＠（至）において比！ＩＲ
される。検出器（５）でＯＦｌの不一致が検出されたな
らば、その高レベル出力が■シフト制御回路（２）に与
えられる。■シフト制御回路（２）では、後述の如く検
出信号がフィールドごとにサンプリングされ、また画面
内でＶ方向シフトが生じないように、フィールドの先１
［（Ｖブランキン１位置）まで検出信号が保持される。 制御間Ｉ！（２）の出力はＶシフト回ｗＩ０１に与えら
れる。 ■シフト回路■では、ＰＬＬ回路０υを介して入力され
る基準垂直同期信号ＶＤに基いて、第５図のタイムチャ
ートのＢ、Ｃに示すよう−こ、メモリー読出しのＶ方向
の先頭パルス、ｐｌ、ｐ２を作成する。これらのパルス
は、例えばＶ同期（第５図Ａ）に対して１２Ｈ目及び１
３Ｈ目の位置に設定されている。 ＯＥが不一！に優こなって■シフト制御回路−から制御
信号が出力されると、■シフト回路−では先頭パルスＰ
１、Ｐ２の何れか一方が選択され、選択されたパルスは
フレームメモリー（２）のＶ方向の読出し点（零点）を
定めるパルスとしてメモＩＪ−（２１１ｃ送られる。こ
れによってメモリーの続出し先頭が１Ｈだけシフトされ
る。この結果、画像は垂直方向に動くが、メモリー出力
のラインのＯＥは必らず反転される。このとき、Ｙ／Ｃ
分離によるクロマ位相補正回路（６）では、ＯＢ制御回
路ＩでＯＥの一致検出を行うから、Ｙ／Ｃ分＠にこよる
ＯＥ反転は不動作となる。 フィールドメモリー（２）を制御対象とするＯＥ不一致
検出→Ｉ Ｈｉｉ１ｍシフトの制御系については。 これを検出→シフト→検出のような帰還ループ構成にす
ると、制御系が発振状態となり、画面が上下沓こ振動す
ることがある。これはメモリーの構成等に起因して、■
方向の胱出し先頭パルスの１Ｈシフトに対して読出しＯ
，Ｅの変化に即応性がなり、−一般番こは必らず遅延が
あるために生ずる。このため本実施例では、後述の如（
Ｏｆｉｉ不一致点を１ＩｊＩＩ出し、検出出力で制御用
トグルフリップフロップを動作させ、このフリップフロ
ップの田方でＶ方向先頭パルスＰ１、Ｐ２の何れかを選
択する様に構成している。これによって制御系はオープ
ンループとなり、画面の振動は防止される。 ＮＩの不一致検出器（ハ）では、読出しＮＩと基準ＮＩ
とが比較される。この際、第１図及び纂２図に示すよう
に、ＮＩはＯＥとのペア（２ライン）でＮまたはＩとな
るため、Ｏ１！が不一致であると、ＮＩの不一致検出器
（２）は誤動作し、ラインごとに父互に一致、不一致の
検出パルスを出力する。この不都合を回避するため、検
出器（２）の出力にゲート圓ｗ１（至）を設け、ＯＥ不
一致検出器＠から一致検出出力（低レベル）が生じたと
きのみゲート（至）を−いて、検出器（ハ）の出力をＨ
シフト制御回路（至）に伝えている。Ｈシフト回Ｗ＆（
至）では、■シフト回路と同様着こ不一致検出信号が新
らしいフィールドの先ｗＡまで保持される。 Ｈシフト制御回ｗｔ（至）は、水平方向の続出し先頭パ
ルス＋、ｉ！ｌ１Ｓ−ａンフＩＪンクハルス（４ｆｌｅ
）（第５図Ｅ）に関して２クロック分シフトさせるため
の制御信号を発生し、これをメモリー（２日こ供給する
。すなわち、８５図りに示すシステムサブキャリアのａ
ｖＥたはπの２つの安定点の何れかを先頭パルス位置と
して選択する。Ｈ方向先頭パルスは、基準同期信号Ｒ８
ＹＮＣの水平同期信号ＨＤが入力されるＰＬＬ回路（支
）で形成され、この先頭パルスは、メモリー（２）内の
アドレス発生器においてＨシフト制御回路（至）の制御
信号に応じて０またはπに１ 位相変調される。この結果、１ｊｉｉ像が水平方向Ｇこ
シフトされるが、これによってクロマ位相は反転される
。 この操作によってメモリー読出しビデオ信号のＮＺは基
準ＮＺと実質的に合歓するようζこなるが、読出された
ラインインデックスデータＮＩは、第４図Ｂ、Ｃに示す
よう暑こ１水平区間では変化しない。従って、Ｙ／Ｃ分
離によるクロマ位相回路（６）では、実質的にＮＩが基
準と合歓しているにもかかわらず、依然としてＮＩｗＪ
御回路（ハ）ｔこおいてＮＩ不一致を検出し、その検出
結果で加減算器（ハ）でＮＩの反転補正を行うような不
都合が生ずる。このためＨシフト制御回路（至）の制御
出方をＮＩ制御回路（ハ）にも与え、ＮＩ制御回路（２
）の動作を禁止している。実質的曇こはＮＩ制御回路（
ハ）では、Ｈシフト制御回路（至）の制御出力でもって
、インデックスデータの貌出しＮＩを反転し、これと基
準ＮＩ、！：を比較するようにしている。 な８ＨシフトによるＮＩ反転制御系では、上述の如くク
ロマ反転操作によって読出しＮＩ自体は反転しないから
、制御系は不−散検出→Ｈシフト→検出の帰還ループを
形成することがなく、不安定な画像振動状ｌＩに陥るこ
とはない。 上述のよう醗こ画像シフトによるクロマ位相補正回路（
７）が動作しているとき番こは、Ｙ／Ｃ分離によるクロ
マ位相補正回路（６）は実質的壷こ不動作となも補正回
路（６）のＹ／Ｃ分１ｌＩｌｉ回路は動作するが、クロ
マ信号の位相補正をせず奢こ、分１ｌｌｋされた輝Ｉｆ
信号とクロマ信号とを再び加算しているので、信号劣化
は少ない。 次に第６図は第６図の■シフト制御回路−及びＨシフト
制御回路（至）の回路図で、第７図はその動作を示すタ
イムチャートである。 ＯＥ及びＮＩの不一致検出器（２）（ハ）は第、６図の
ように排他的論理和回路で構成できる。すなわち、基準
ＯＢ、ＮＩと続出し０１．ＮＩの論理レベルが不一致で
あれば、第７図Ｃのような高レベルの不一致検出信号が
得られる。検出器（５）の出力はラッチ回路０ηに送ら
れ、垂直同期信号ＶＤ＃こ同期したフィールドパルスＶ
Ｄ’（第７図人）に対して第７図Ｂに示す位相のラッチ
パルスｂによって、はぼ画面の中心部でラッチされる。 ラッチ回ｖＩ１１＠の出力ｄ（第７図Ｄ）はラッチ回１
岨こ与えられ、次の画面の先＊（Ｖブランキング区間）
醗こ位置するフィールドパルスＶＤ’でもって第７図Ｅ
の如くラッチされる。すなわち検出信号が次の新らしい
フィールドの先Ｉ［ソで遅延さ札このフィールド先頭か
ら画面シフトによるクロマ位相補正が行われる。なお第
７図Ｃに示す不一致検出信号の立上りから次のフィール
ドの先ｌＩマでの区間Ｍでは、Ｙ／Ｃ分離によるクロマ
位相補正が行われる。 ５７チ回路−の出力Ｃは、更番こラッチ回ｗ１＠υに与
えられ、フィールドパルスＶＤ’のタイミングでｊ１！
７図Ｆの如くラッチされる。ラッチ回路卿の入力Ｃと出
力ｆとは、アンドゲート＠りに与えられ、第７図Ｇに示
す出力パルスが形成される。このパルスｇは不一致検出
信号の立上りをフィールドに同期して検出したところの
微分パルスである。この微分パルスｇでもってトグルフ
リップフロップ（ハ）がＶＤ’よりも微少時間遅れたタ
イミングで反転され、■シフト制御信号すが形成される
。この制御信号りは第６図のＶシフト回路（至）に送ら
れ、前述の如く、第５図の■先頭パルスＰ１、Ｐ２の何
れかを選択する■シフト動作が行われる。 このよう１こ不一致検出信号を微分抽出すること昏こよ
って不一致点を検知し、これｔこ基いて、トグルフリッ
プフロップを反転することによってＶシフト制御パルス
を作成しているので、■シフト制御系は、■シフトによ
るクロマ位相反転結果を再検出するような帰還ループを
構成することがなく、−面振動のない安定なシフト動作
が行われる。 画像の■シフトによるＯＢ補正系が上述の如（オープン
ループ番こなっているため、システムの電源オン時に画
像シフトによる制御に引き込むことができずに、Ｙ／Ｃ
分離によるクロマ位相補正が続いてしまうことがある。 このためラッチ回路０ηの出力ｄでイネーブル状態とな
るカウンタ（ハ）を設け、フィールドパルスＶＤ’を計
数している。このカウンタ（ハ）は２５６フイールド計
数したときキャリー出力を発生し、このキャリー出力が
微分回路−を通ってラッチ回路（ロ）にクリアパルスと
して与えられる。この結果、■シフト制御回路が動作可
能状態にリセットされる。 一方、ＮＩ不一致検出器（ハ）の出力はアンドゲート（
至）に送られる。アンドゲート（至）は、ＯＥ不−歇検
出器（５）に８いてＯＥの一致検出があって出力が低レ
ベルになったときのみ、その出力のインバータ＠４によ
る反転信号でもつ−て開かれる。アンドゲート（至）の
出力は、ＯＦｉ検出検出量様に、ラッチ回路（至）ｔＣ
おいて画面中央部でサンプリングされ、これが保持され
て、ラッチ回１釦こおいて次のフィールドの先頭で検出
される。 ＮＩ不一致によるＨシフト動作は既述の如くオープンル
ープ制御沓こなっているから、ラッチ回路−の出力はＨ
シフト制御備考として、微分及びトグル動作の処理を行
わずに第３図のメモＩＪ −＋２１に供給される。 本発明では上述の如く、クロマ位相の不連続を検出して
これを補正する＠１の補正回路と、メモリーの基準同期
信号（読出し開始点〕の位相を変更することによってク
ロマ位相を補正するＭ２の補正回路とが設けられている
。 またクロマ位相の不連続が検出されたとき、まず上記第
１の補正回路が動作され、次いで基準同期信号に同期し
て第２の補正回路が動作されるようになっている。 このため、第１の補正回路によるクロマ位相補正では信
号劣化が大であっても、第２の補正回路に切換えること
番こより、画面上の信号劣化部分を最小限にすることが
できる。また補正回路の切換えか基準同期信号に同期し
て行われるから、第２の補正回路が−らいたときの１ｉ
ｉｒ＊シフトが画面内で先することがなく、比較的長期
１こわたるクロマ位相の不一致を目立たない状態で補正
することができる。
、次の（Ｅ）の第２ラインでは、バースト軸が一１３５
° となると共ににラインオフセットでサブキャリア位
相が９０°進むから、バースト位は逆相になる。この第
１、第２ラインを正転ペア（Ｎ）とすると、次のｊｌｌ
Ｉ３、ＩＩ！Ｉ４ラインでは、バースト位相が正転ペア
に対して逆相となるので、これを逆転ベア（Ｉ）とする
。以下、ＰＡＬシステムと同様暑こ、ライン交互にＯ／
１１８が反転し、２ラインごトｓｃ Ｎ ／ Ｉが反転
するような４ラインシーケンスでバースト位相が変化す
る。従って、８フイールドでＮ／Ｉ、０７Ｂが元に戻る
。 フレームシンクロナイザでｊｌＩ！１図または第２図の
ようなＰＡＬ＠号若しくはＰＡＬ−Ｍ信号を処理する場
合、例えばフレームメモリーの書込みクロックが絖出し
クロックよりも早いと、既述のよう−こ、書込みが読出
しを飛び越し、１フレームのドロップアウト（情報欠損
）が生ずる。第２図では、第１フイールドの０・Ｎを読
出すべきところが、第６フイールドのＥ＠Ｎを読出すこ
とになる。 このため過当なりロマ旭理を行って、クロマ位相の連続
性を保つ必要が生ずる。 第６図は本発明を適用したＰＡＬ（ＰＡＬ−Ｍ）用フレ
ームシンクロナイザの全体のブロック図である。 入力のＰＡＬ’ｉたはＰＡＬ−Ｍの合成カラービデオ信
号はＡ−Ｄ変換器（１）でディジタル信号曇こ変換され
、フレームメモリー（２）に書込まれる。サンプリング
周波数はカラーサブキャリア周波数の４倍（４ｆｓりで
あり、また書込みアドレスは書込み同期系（姐こ８いて
形成される畳込みクロックＷＣＫ。 サブキャリアＷＳＣ，同期信号ＷＳＹＮＣ＋こ基いて形
成される。書込み同期系（３）からは、入カビデオ信号
のライン判別信号ＷＩＤが０／Ｅ％Ｎ／Ｉ発生器に送ら
れ、ラインごとの０／Ｅ及びＮ／Ｉを識別した信号ＷＯ
Ｅ、ＷＮＩが形成される。Ｃれらの識別信号はフレーム
メモＩＪ−（２１に送られ、第４図のタイムチャートに
示す如く憂こ、１水平区間のデータ（第４図Ａ）ｆこ対
応させて、ライン識別のインデックスとして記憶される
。なお第４図Ｂ１Ｃに示すように、インデックスデータ
は、例えば２４サンプリング・クロックを１ブロツクと
して、各ブロックごとに記憶される。１水平区間では。 各ブロックのインデックスデータは全て同一である。 読出し側では、基準ビデオ信号に基いて、読出し同期系
（５）において読出しクロックＲＣＫ、サブキャリアＲ
８Ｃ，同期信号Ｒ８ＹＮＣが作成され、これらに基いて
メモ！Ｊ−（２１のアドレス信号が形成されて絖出しが
行われる。従って、メモリー出力の時間軸は基準ビデオ
信号と合致している。 フレームメそり−（２）の読出し出力は、輝度（１）・
クロマ（ｑ分離によるクロマ位相補正回路（６）に与え
られ、クロマ位相の不連続が修正されてからＤ−Ａ変換
器（８）でアナログビデオ信号に変換され、外 ’ｌ
。 部に導出される。このＹ／Ｃ分離汲のクロマ位相補正回
路（６〕では、（１号処理を行う際に信号劣化が生ずる
ので、この実施例では画儂の縦シフト及び横シフ）ｆこ
よるクロマ位相補正回１ｉ！（力が更に設けられる。こ
れによってＹ／Ｃ５＆−＠＃ｃよるクロマ補正は必要最
小限に押えられる。 ＃！３図で、フレームメモリー（２）の続出し出力は、
１Ｈ遅延回路ＱＩＪで遅延され、本線信号として輝度ｍ
分層回路ａυに導出される。菫たメモリー出力が加算平
均回ｗｒａ旧こも与えられ、上記本線信号のライン憂こ
対して１ライン前後の信号が加算平均される。２ライン
離れた信号のクロマ位相は互に逆相であるから、加算平
均１１ｚからは、輝度信号Ｙが得られる。この輝Ｉｉ＋
信号Ｙは減算器−に供給され、１Ｈ遅嬌回路Ｑｌの出力
からＹが減算されることによってクロマ信号が分離され
る。減算器（１３から得られたクロマ信号は、本線信号
中のクロマ成分であって、これはバンドパスフィルタＩ
を通って輝度分離口ｗｒａＤ１こ送られて、輝度信号Ｙ
が分離される。 一方、メモリー出力は別のクロマ分離回路にも送られる
。この分離＠路では、２Ｈ遅延回路ａ珈で遅延された信
号が減算器Ｑｅで原信号から減算され、クロマ信号が分
離される。このクロマ信号は、本Ｓ信号のラインと隣接
するラインの位相を持っていて、バンドパスフィルタＩ
ｒＩで帯域制限されてから選択ＷＡ路ａ種に導出される
。選択回路α樽では、バンドパスフィル＄−（１４）
ａηの何れか一方の出力のクロマ信号がＯＥ制御回路四
の出力に応じて選択される。これらのクロマ信号の一方
が、＋Ｖ軸に変調された信号Ｃ（バースト軸は＋１３５
°）であれば、他方は−７輪に変調された信号Ｃ（バー
スト軸は−１３５°）であり、０７Ｂの関係を有してい
る。 ＯＢ制御回路顛では、メモ！ｊ −１２１から読出され
るビデオデータに付随して得られるラインインデックス
データ（読出しＯＢ）と、読出し側の基準ビデオ信号の
基準ＯＥとが比較される。読出しＯＥはメモＩＪ−（２
＋から時間合わせのための１Ｈ遅延回路（イ）を介して
得られ、また基準ＯＢは、読出し同期系（５）から出力
される基準ライン判別信号ＲＩＤに一基いて、０７１、
Ｎ／Ｉ発生器（財）−こおいて作成される。 フレームメモリー（２）で書込み・読出しのスリップが
起こって、読出しＯＥと基準ＯＲとが相違したならば、
ＯＥ制御回路ａ９がこれを検出し１選択回路Ｑ８が２つ
のクロマ信号Ｃ１Ｃのうちの別の方を選択する。これ醗
こよってＯＥの不一致が訂正される。 選択回路ａ槌の出力Ｃ′は、輝度分離回路α刀の出力Ｙ
と共に、加減算器＠ （ＡＬＵ） ＋こ送られる。加減
算器（ハ）では、ＮＩ制御回ｗｒ＠の制御によってＮＩ
の不一致を修正するためにＹ＋σまたはＹ−Ｃ’の演算
が行われる。ＮＩ制御回ｗ１（イ）では、メモリー（２
＋の出力から１ＨＭ延回路（ハ）を介して得られるライ
ンインデックスデータ（ｉ？！出しＮＩ）と、０／Ｅ１
Ｎ／Ｉ発生器（２）で作成される基準ＮＩとが比較され
る。 読出しＮＩと基準ＮＩとが相違したならば、その検出信
号に応じて加減算器（ハ）における加減算が反転され、
ＮＩの不一致が訂正される。実質的には、クロマ位相の
反転が加減算器（ハ）で行われて、Ｎ−＋Ｉ若しくはＩ
ＮＮの反転が行われる。 以上のＹ／Ｃ分離によるクロマ位相の補正は、メモリー
（２）でスリップが起こった時点で即座に行われる。Ｙ
／Ｃ分離による位相補正では、信号−が劣化し易いので
、不一致が１フイールド又は１フレーム又は数フレーム
にわたる場合には、画像の縦（垂直方向■〕及び横方向
（水平方向Ｈ）のシフトを行う１ＩＩ２のクロマ位相補
正回路（７）が動作する。この際、Ｙ／Ｃ分離によるク
ロマ位相補正回路（６）は不動作となる。 １１１１３図の第２のクロマ位相補正回路（７）では、
１Ｈ遅延回路＠（至）の出力の胱出しＯＫ％ＮＩと基準
ＯＥ％ＮＩとが不一致検出器＠（至）において比！ＩＲ
される。検出器（５）でＯＦｌの不一致が検出されたな
らば、その高レベル出力が■シフト制御回路（２）に与
えられる。■シフト制御回路（２）では、後述の如く検
出信号がフィールドごとにサンプリングされ、また画面
内でＶ方向シフトが生じないように、フィールドの先１
［（Ｖブランキン１位置）まで検出信号が保持される。 制御間Ｉ！（２）の出力はＶシフト回ｗＩ０１に与えら
れる。 ■シフト回路■では、ＰＬＬ回路０υを介して入力され
る基準垂直同期信号ＶＤに基いて、第５図のタイムチャ
ートのＢ、Ｃに示すよう−こ、メモリー読出しのＶ方向
の先頭パルス、ｐｌ、ｐ２を作成する。これらのパルス
は、例えばＶ同期（第５図Ａ）に対して１２Ｈ目及び１
３Ｈ目の位置に設定されている。 ＯＥが不一！に優こなって■シフト制御回路−から制御
信号が出力されると、■シフト回路−では先頭パルスＰ
１、Ｐ２の何れか一方が選択され、選択されたパルスは
フレームメモリー（２）のＶ方向の読出し点（零点）を
定めるパルスとしてメモＩＪ−（２１１ｃ送られる。こ
れによってメモリーの続出し先頭が１Ｈだけシフトされ
る。この結果、画像は垂直方向に動くが、メモリー出力
のラインのＯＥは必らず反転される。このとき、Ｙ／Ｃ
分離によるクロマ位相補正回路（６）では、ＯＢ制御回
路ＩでＯＥの一致検出を行うから、Ｙ／Ｃ分＠にこよる
ＯＥ反転は不動作となる。 フィールドメモリー（２）を制御対象とするＯＥ不一致
検出→Ｉ Ｈｉｉ１ｍシフトの制御系については。 これを検出→シフト→検出のような帰還ループ構成にす
ると、制御系が発振状態となり、画面が上下沓こ振動す
ることがある。これはメモリーの構成等に起因して、■
方向の胱出し先頭パルスの１Ｈシフトに対して読出しＯ
，Ｅの変化に即応性がなり、−一般番こは必らず遅延が
あるために生ずる。このため本実施例では、後述の如（
Ｏｆｉｉ不一致点を１ＩｊＩＩ出し、検出出力で制御用
トグルフリップフロップを動作させ、このフリップフロ
ップの田方でＶ方向先頭パルスＰ１、Ｐ２の何れかを選
択する様に構成している。これによって制御系はオープ
ンループとなり、画面の振動は防止される。 ＮＩの不一致検出器（ハ）では、読出しＮＩと基準ＮＩ
とが比較される。この際、第１図及び纂２図に示すよう
に、ＮＩはＯＥとのペア（２ライン）でＮまたはＩとな
るため、Ｏ１！が不一致であると、ＮＩの不一致検出器
（２）は誤動作し、ラインごとに父互に一致、不一致の
検出パルスを出力する。この不都合を回避するため、検
出器（２）の出力にゲート圓ｗ１（至）を設け、ＯＥ不
一致検出器＠から一致検出出力（低レベル）が生じたと
きのみゲート（至）を−いて、検出器（ハ）の出力をＨ
シフト制御回路（至）に伝えている。Ｈシフト回Ｗ＆（
至）では、■シフト回路と同様着こ不一致検出信号が新
らしいフィールドの先ｗＡまで保持される。 Ｈシフト制御回ｗｔ（至）は、水平方向の続出し先頭パ
ルス＋、ｉ！ｌ１Ｓ−ａンフＩＪンクハルス（４ｆｌｅ
）（第５図Ｅ）に関して２クロック分シフトさせるため
の制御信号を発生し、これをメモリー（２日こ供給する
。すなわち、８５図りに示すシステムサブキャリアのａ
ｖＥたはπの２つの安定点の何れかを先頭パルス位置と
して選択する。Ｈ方向先頭パルスは、基準同期信号Ｒ８
ＹＮＣの水平同期信号ＨＤが入力されるＰＬＬ回路（支
）で形成され、この先頭パルスは、メモリー（２）内の
アドレス発生器においてＨシフト制御回路（至）の制御
信号に応じて０またはπに１ 位相変調される。この結果、１ｊｉｉ像が水平方向Ｇこ
シフトされるが、これによってクロマ位相は反転される
。 この操作によってメモリー読出しビデオ信号のＮＺは基
準ＮＺと実質的に合歓するようζこなるが、読出された
ラインインデックスデータＮＩは、第４図Ｂ、Ｃに示す
よう暑こ１水平区間では変化しない。従って、Ｙ／Ｃ分
離によるクロマ位相回路（６）では、実質的にＮＩが基
準と合歓しているにもかかわらず、依然としてＮＩｗＪ
御回路（ハ）ｔこおいてＮＩ不一致を検出し、その検出
結果で加減算器（ハ）でＮＩの反転補正を行うような不
都合が生ずる。このためＨシフト制御回路（至）の制御
出方をＮＩ制御回路（ハ）にも与え、ＮＩ制御回路（２
）の動作を禁止している。実質的曇こはＮＩ制御回路（
ハ）では、Ｈシフト制御回路（至）の制御出力でもって
、インデックスデータの貌出しＮＩを反転し、これと基
準ＮＩ、！：を比較するようにしている。 な８ＨシフトによるＮＩ反転制御系では、上述の如くク
ロマ反転操作によって読出しＮＩ自体は反転しないから
、制御系は不−散検出→Ｈシフト→検出の帰還ループを
形成することがなく、不安定な画像振動状ｌＩに陥るこ
とはない。 上述のよう醗こ画像シフトによるクロマ位相補正回路（
７）が動作しているとき番こは、Ｙ／Ｃ分離によるクロ
マ位相補正回路（６）は実質的壷こ不動作となも補正回
路（６）のＹ／Ｃ分１ｌＩｌｉ回路は動作するが、クロ
マ信号の位相補正をせず奢こ、分１ｌｌｋされた輝Ｉｆ
信号とクロマ信号とを再び加算しているので、信号劣化
は少ない。 次に第６図は第６図の■シフト制御回路−及びＨシフト
制御回路（至）の回路図で、第７図はその動作を示すタ
イムチャートである。 ＯＥ及びＮＩの不一致検出器（２）（ハ）は第、６図の
ように排他的論理和回路で構成できる。すなわち、基準
ＯＢ、ＮＩと続出し０１．ＮＩの論理レベルが不一致で
あれば、第７図Ｃのような高レベルの不一致検出信号が
得られる。検出器（５）の出力はラッチ回路０ηに送ら
れ、垂直同期信号ＶＤ＃こ同期したフィールドパルスＶ
Ｄ’（第７図人）に対して第７図Ｂに示す位相のラッチ
パルスｂによって、はぼ画面の中心部でラッチされる。 ラッチ回ｖＩ１１＠の出力ｄ（第７図Ｄ）はラッチ回１
岨こ与えられ、次の画面の先＊（Ｖブランキング区間）
醗こ位置するフィールドパルスＶＤ’でもって第７図Ｅ
の如くラッチされる。すなわち検出信号が次の新らしい
フィールドの先Ｉ［ソで遅延さ札このフィールド先頭か
ら画面シフトによるクロマ位相補正が行われる。なお第
７図Ｃに示す不一致検出信号の立上りから次のフィール
ドの先ｌＩマでの区間Ｍでは、Ｙ／Ｃ分離によるクロマ
位相補正が行われる。 ５７チ回路−の出力Ｃは、更番こラッチ回ｗ１＠υに与
えられ、フィールドパルスＶＤ’のタイミングでｊ１！
７図Ｆの如くラッチされる。ラッチ回路卿の入力Ｃと出
力ｆとは、アンドゲート＠りに与えられ、第７図Ｇに示
す出力パルスが形成される。このパルスｇは不一致検出
信号の立上りをフィールドに同期して検出したところの
微分パルスである。この微分パルスｇでもってトグルフ
リップフロップ（ハ）がＶＤ’よりも微少時間遅れたタ
イミングで反転され、■シフト制御信号すが形成される
。この制御信号りは第６図のＶシフト回路（至）に送ら
れ、前述の如く、第５図の■先頭パルスＰ１、Ｐ２の何
れかを選択する■シフト動作が行われる。 このよう１こ不一致検出信号を微分抽出すること昏こよ
って不一致点を検知し、これｔこ基いて、トグルフリッ
プフロップを反転することによってＶシフト制御パルス
を作成しているので、■シフト制御系は、■シフトによ
るクロマ位相反転結果を再検出するような帰還ループを
構成することがなく、−面振動のない安定なシフト動作
が行われる。 画像の■シフトによるＯＢ補正系が上述の如（オープン
ループ番こなっているため、システムの電源オン時に画
像シフトによる制御に引き込むことができずに、Ｙ／Ｃ
分離によるクロマ位相補正が続いてしまうことがある。 このためラッチ回路０ηの出力ｄでイネーブル状態とな
るカウンタ（ハ）を設け、フィールドパルスＶＤ’を計
数している。このカウンタ（ハ）は２５６フイールド計
数したときキャリー出力を発生し、このキャリー出力が
微分回路−を通ってラッチ回路（ロ）にクリアパルスと
して与えられる。この結果、■シフト制御回路が動作可
能状態にリセットされる。 一方、ＮＩ不一致検出器（ハ）の出力はアンドゲート（
至）に送られる。アンドゲート（至）は、ＯＥ不−歇検
出器（５）に８いてＯＥの一致検出があって出力が低レ
ベルになったときのみ、その出力のインバータ＠４によ
る反転信号でもつ−て開かれる。アンドゲート（至）の
出力は、ＯＦｉ検出検出量様に、ラッチ回路（至）ｔＣ
おいて画面中央部でサンプリングされ、これが保持され
て、ラッチ回１釦こおいて次のフィールドの先頭で検出
される。 ＮＩ不一致によるＨシフト動作は既述の如くオープンル
ープ制御沓こなっているから、ラッチ回路−の出力はＨ
シフト制御備考として、微分及びトグル動作の処理を行
わずに第３図のメモＩＪ −＋２１に供給される。 本発明では上述の如く、クロマ位相の不連続を検出して
これを補正する＠１の補正回路と、メモリーの基準同期
信号（読出し開始点〕の位相を変更することによってク
ロマ位相を補正するＭ２の補正回路とが設けられている
。 またクロマ位相の不連続が検出されたとき、まず上記第
１の補正回路が動作され、次いで基準同期信号に同期し
て第２の補正回路が動作されるようになっている。 このため、第１の補正回路によるクロマ位相補正では信
号劣化が大であっても、第２の補正回路に切換えること
番こより、画面上の信号劣化部分を最小限にすることが
できる。また補正回路の切換えか基準同期信号に同期し
て行われるから、第２の補正回路が−らいたときの１ｉ
ｉｒ＊シフトが画面内で先することがなく、比較的長期
１こわたるクロマ位相の不一致を目立たない状態で補正
することができる。
第１図はＰＡＬシステムをこおける各フィールドの最初
の４ラインのカラーバースト信号の位相を示す波形図、
第２図はＰＡＬ−Ｍシステムにおける第１図と同様な波
形図、第３図は本発明を適用したＰＡＬ（ＰＡＬ−Ｍ）
用フレームシンクロナイザの全体のブロック図、第４図
はフレームメモリーにビデオデータと共奢こ記憶される
ＯＥ、ＮＩインデックスを示すタイムチャート、第５図
は第３図のＶシフト制御回路及びＨシフト制御回路によ
る画像シフト動作を説明する波形図、第６図は第３図の
Ｖシフト制御回路及びＨシフト制御回路の回路図、第７
図は第６図の動作を示すタイムチャートである。 なお図面に用いた符号において、 （２）・・・・・・・・・・・・・・・フレームメモリ
ー（６） （７）−・・・・・・・・・・・クロマ位相
補正回路■・・・・・・・・・・・・・・・ＯＥ制御回
路（２）・・・・・・・・・・・・・・・ＮＩ制御回路
＠（至）・・・・・・・・・・・・不一致検出器翰・・
・・・・・・・・・・・・・■シフト制御回路（至）・
・・・・・・・・・・・・・・Ｈシフト制御回路である
。 代理人 上屋 勝
の４ラインのカラーバースト信号の位相を示す波形図、
第２図はＰＡＬ−Ｍシステムにおける第１図と同様な波
形図、第３図は本発明を適用したＰＡＬ（ＰＡＬ−Ｍ）
用フレームシンクロナイザの全体のブロック図、第４図
はフレームメモリーにビデオデータと共奢こ記憶される
ＯＥ、ＮＩインデックスを示すタイムチャート、第５図
は第３図のＶシフト制御回路及びＨシフト制御回路によ
る画像シフト動作を説明する波形図、第６図は第３図の
Ｖシフト制御回路及びＨシフト制御回路の回路図、第７
図は第６図の動作を示すタイムチャートである。 なお図面に用いた符号において、 （２）・・・・・・・・・・・・・・・フレームメモリ
ー（６） （７）−・・・・・・・・・・・クロマ位相
補正回路■・・・・・・・・・・・・・・・ＯＥ制御回
路（２）・・・・・・・・・・・・・・・ＮＩ制御回路
＠（至）・・・・・・・・・・・・不一致検出器翰・・
・・・・・・・・・・・・・■シフト制御回路（至）・
・・・・・・・・・・・・・・Ｈシフト制御回路である
。 代理人 上屋 勝
Claims (1)
- 入力ビデオ信号をフィールド単位の容量を有するメモリ
ーに書込み、これを基準同期信号の時間軸で胱出すよう
にしたビデオ信号の処理回ｆｌ＆４こおいて、上記メモ
リーから読出されたビデオ信号のクロマ信号位相の不連
続を検出する回路と、この検出回路の出力−こ基いて上
記読出されたビデオ信号のクロマ信号位相を所定の位相
に変更させる第１の補正回路と、上記メモリーに供給さ
れる上記基準同期信号の位相を変更せしめ、上記メモＩ
Ｊ −から読出されるビデオ信号のクロマ信号位相を変
更させるｌｌＸ２の補正回路と、上記検出回路の出力と
上記基準同期信号とを参照して、上記位相の不連続が検
出されたとき、上記第１の補正回路を動作させた後、上
記基準同期信号に同期して上記第２の補正回路を動作さ
せると共に、上記第１の補正回路を不動作とする制御回
路とを夫々臭備するビデオ信号の処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211033A JPS58114687A (ja) | 1981-12-28 | 1981-12-28 | ビデオ信号の処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211033A JPS58114687A (ja) | 1981-12-28 | 1981-12-28 | ビデオ信号の処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114687A true JPS58114687A (ja) | 1983-07-08 |
| JPH0342558B2 JPH0342558B2 (ja) | 1991-06-27 |
Family
ID=16599248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56211033A Granted JPS58114687A (ja) | 1981-12-28 | 1981-12-28 | ビデオ信号の処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271587A (ja) * | 1985-10-17 | 1987-11-25 | アムペックス コーポレーシヨン | 位相制御方法ならびに回路 |
-
1981
- 1981-12-28 JP JP56211033A patent/JPS58114687A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271587A (ja) * | 1985-10-17 | 1987-11-25 | アムペックス コーポレーシヨン | 位相制御方法ならびに回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342558B2 (ja) | 1991-06-27 |
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