JPS622714A - 同期式順序回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、同期式順序回路に関し、特に耐ハザード性に
優れ出力の安定度が高い同期式順序回路に関するもので
ある。

〔従来技術〕

従来の同期式順序回路としては、例えば「論理設計とス
イッチング理論Ｊ　（Ｓ、　ＭＵＲＯＧＡ著、室賀三部
、笹尾勤　共訳、共立出版発行）の第２４４〜２４５頁
に記載されているセット・リセット順序回路が基本的な
回路として知られている。

第２０図は、上記の順序回路の回路図であり、第２１図
は、第２０図の回路の動作タイミング波形図である。

以下、第２１図に基づいて第２０図に示す従来回路の動
作及びその問題点について説明する。

〔発明が解決しようとする問題点〕

第２０図の回路においては、クロック同期信号ＣＬＫの
立上りエツジでセット信号Ｓ及びリセット信号Ｒを取込
むため、ＣＬＫが立上る以前にＳ及びＲは安定した値を
保持している必要がある。

しかし、実際の設計においては、クロック信号と同期的
にセット信号及びリセット信号が決まるような場合があ
る。

例えば、第２１図（Ａ）に示すように、最終的な確定入
力状態がセット状態（ｓ＝ｔ、Ｒ＝Ｏ）、あるいはリセ
ット状態（Ｓ＝０．Ｒ＝１）の場合には、セット、リセ
ット入力信号の確定が時間２１１だけクロック信号ＣＬ
Ｋより遅れても、出力信号Ｑ又はζも２１２に示すよう
に上記の遅れに応じて確定が遅れるだけであり、問題は
生じない。

しかし、第２１図（Ｂ）に示すように、最終的な確定入
力状態が前回の出力状態保持（Ｓ＝Ｏ，Ｒ＝０）の場合
には、２１３に示すように、前回の出力状態がセット状
態であった時にリセット信号の確定が遅れり、あるいは
前回の出力状態がリセット状態であった時にセット信号
の確定が遅れたりすると、本来２１５に示すようになる
べき出力信号が２１４のように誤った出力値となる場合
がある。

上記のように、従来の順序回路において、正しい動作を
させるためには、クロック信号がイネーブル状態になる
前にセット信号及びリセット信号を安定した値にしてお
かなければならず、上記のようなりロック同期時の入力
信号ハザードやノイズに弱いという問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、簡単な回路構成でハザードに強
い同期式順序回路を提供することを目的とする。

〔問題を解決するための手段〕

本発明は、出力信号からの帰還信号に遅延を掛けること
によって、セット信号及びリセット信号の取込み時期と
、出力信号を確定させる時期とをずらすことにより、誤
った値がホールドされるのを避けるように構成している
。

なお、出力信号を確定させる時期は遅らせるが、入力信
号を取込んだ時期から出力信号を確定させるまでの期間
は、セット信号及びリセット信号に対応した出力信号を
出すように構成しているので、見掛は上従来の回路と入
出力信号のタイミングを変わらないようにすることが可
能である。

以下、詳細に説明する。

第１図は、本発明の第１の構成図であり、第２図は、第
１図の回路の動作タイミング波形図である。

第１図において、入力回路１０１は、ｍ個のセッット信
号Ｓと、ｎ個のリセット信号Ｒとをクロック信号ＣＬＫ
１に同期化して入力する回路である。

この入力回路１０１から出力する信号１０６（セット信
号Ｓ又はリセット信号Ｒ）及び信号１０７（リセット信
号Ｒ又はセット信号Ｓ）は、共にトライステート信号（
１，０及び高インピーダンスの３種類の出力状態を示す
信号）である。

論理回路１０２は、入力回路１０１から出力される信号
１０６及び後述する論理回路１０４から出力される信号
１０８を入力し、両者の論理演算結果の信号を出力する
回路である。

この論理回路１０２の出力信号が順序回路全体の出力信
号Ｑ、（又はζｎ）となる。

遅延回路１０３は、論理回路１０２から与えらえる信号
１０９を所定期間遅延させ、クロック信号ＣＬＫ２に同
期して出力する回路である。

なお、クロック信号ＣＬＫ２は、前記のクロック信号Ｃ
ＬＫＩよりも遅れてイネーブル状態となリ、次周期の始
めにＣＬＫＩがイネーブル状態に遷移する時点と同時か
或はそれ以前にディスイネーブル状態となるクロック信
号である。

又、遅延回路１０３の出力信号は、入力信号１０９に対
して正論理（Ｑ　ｌ’ｌ＋１　）の場合と、負論理（ζ
ｎ−１）の場合とがある。

論理回路１０４は、入力回路１０１の出力信号１０７と
−遅延回路１０３の出力信号とを入力し１両者の論理演
算を行なった結果の信号１０８を出力する。

この信号１０８が前記の論理回路１０２に与えられる。

第１図の回路においては、論理回路１０２と１０４とが
ホールド回路を構成し、遅延回路１０３が上記のホール
ド回路のホールド時期を入力信号の取込み時期とずらせ
るための遅延回路として動作する。

そして、ＣＬＫＩが入力信号の取込み時期を定める同期
クロックとなり、ＣＬＫ２が出力信号を確定化し、ホー
ルド回路を動作させる同期クロックとなる。

以下、第２図に基づいて第１図の動作を説明する。

第２図において、時点２０１で入力信号Ｓ及びＲがクロ
ック信号ＣＬＫＬによって同期化されて入力されると同
時に、出力信号Ｑｎ又はζ１が出力される。

しかし、ＱｒＩ又は７：Ｌｎの確定化は、時点２０２に
おいてクロック信号ＣＬＫ２に同期して行なう。

このため、期間２０４の間は、出力信号は確定化されて
おらず、入力信号Ｓ、Ｈに対応した出力が送出される。

なお、第２図のクロック信号ＣＬＫ２は、比較のために
１周期目と２周期目とのパターンを変えて表示している
が、２７１１Ｉ期目のように期間２０４が２０５より大
きい場合は１時点２０７以降は入力信号１０６．１０７
の出力が高インピーダンス状態となって変化しない期間
であるため、期間２０５が入力信号Ｓ、Ｈに対応した出
力の出る期間となる。

上記のように動作する結果、クロック信号ＣＬＫ１がイ
ネーブル状態となる時点２０１より以前に入力信号Ｓ、
Ｒが定まっておらず、同期時期の時点２０１と同時に遷
移が始まるような場合でも、期間２０４の間に遷移が終
了して安定すれば、出力信号Ｑ。は正しい値で確定化さ
れる。

従って、同期直後に２０６に示すような不安定状態が存
在しても、出力信号Ｑ、（又はζ１）は正しい値で確定
化され、従来回路のような誤動作を生ずるおそれはなく
なる。

次に、第３図は、本発明の第２の構成図である。

第３図において、入力回路３０１は、セット信号Ｓまた
はリセット信号Ｒの何れか一方をクロック信号ＣＬＫＩ
に同期して取込み、トライステートの信号３０６として
出力する。

又、論理回路３０２は、入力信号３０６と後述する論理
入力回路３０４の出力信号３０８とを入力し、両者の論
理演算を行ない、その結果の信号を出力する。

遅延回路３０３は、論理回路３０２の出力信号３０９を
所定期間遅延させ、クロック信号ＣＬＫ２に同期して出
力する。

論理入力回路３０４は、リセット信号Ｒとセット信号Ｓ
とのうちの前記入力回路３０１で取り込まれなかった方
の信号と遅延回路３０３の出力信号Ｑ　ｎ−１（又はζ
１−１）とを入力し、それらの論理演算を行なった結果
をクロック信号ＣＬＫＩに同期してトライステートの信
号３０８として出力する回路である。

上記のように第３図の回路においては、入力回路３０１
は、セット信号Ｓとリセット信号Ｒとの何れか一方のみ
を同期化して取込み、他方の信号は、論理入力回路３０
４の出力時に同期化して取込むように構成している。

それ以外の構成及び動作については、前記第１図と同様
である。

第３図の回路においても、入力信号の取込み時期はＣＬ
ＫＩに同期化して行ない、出力信号の確定化はクロック
信号ＣＬＫ２に同期化して行なうように構成しているの
で、入力信号の取込み直後に不安定状態が存在しても出
力信号は正しい値で確定化され、従来の回路のような誤
動作を生ずるおそ九は無くなる。

以下、第１図の回路構成、及び第３図の回路構成のそれ
ぞれについて、実施例に基づいて詳細に説明する。

〔発明の実施例〕

第４図は、前記第１図の回路をセット信号Ｓ優先のダイ
ナミック回路で構成した場合の一実施例図であり、（Ａ
）は回路図、（Ｂ）は真理値表を示す。

第４図において、ＮチャネルＭＯＳトランジスタＴＲＩ
Ｎ及びＴＲ２Ｎが前記第１図の入力回路１０１に相当し
、又、ノア回路ＮＲ２が論理回路１０２に、Ｎチャネル
ＭＯＳトランジスタＴＲ３Ｎが遅延回路１０３に、ノア
回路ＮＲＩが論理回路１０４にそれぞれ相当している。

又、第２のクロックパルスＣＬＫ２は、ＣＬＫｌを否定
回路Ｎ２で反転させた信号を用いている。

第４図の回路は、セット信号Ｓが優先となっており、第
４図の（Ｂ）に示すようにセット信号Ｓ及びリセット信
号Ｒが共に１の時には、出力信号Ｑｎはセット時出力と
なる機能を有している。

次に、第５図に示す動作タイミング波形図に基づいて第
４図の回路の動作を説明する。

第５図の時点５０２において、クロック信号ＣＬＫ１が
イネーブル状態になると、２つのトランジスＴＲＩＮ及
びＴＲ２Ｎが共にオン状態となり、同時にトランジスタ
ＴＲ３Ｎはオフ状態となる。

この時、入力されたセラ１−信号Ｓ、リセット信号Ｒの
パターンに従って出力信号Ｑｎ（又はζｎ）が直ちに出
力される。

もし、この時点において入力信号が５０３に示すように
不安定状態を伴っている場合には、５０４に示すように
出力信号Ｑ、（又はζｎ）にも不安定状態が反映される
が、遅延回路のトランジスタＴＲ３Ｎがオフ状態で出力
がホールドされていないので、入力信号が正しい値に定
まれば出力も正しい値を出力する。

次に、時点５０１でクロック信号ＣＬＫＩがディスイネ
ーブル状態になると、トランジスタＴＲｌＮ−ＴＲ２Ｎ
は共にオフ状態に遷移し、それ以後の入力信号の変化を
受けつけなくなると同時にトランジスタＴＲ３Ｎがオン
状態となり、ノア回路ＮＲＩ及びＮＲ２によってその時
の出力値がホールドされ、出力信号が確定化される。

次に、第６図は、前記第１図の回路をリセット信号Ｒ優
先のダイナミック回路で構成した一実施例図であり、（
Ａ）は回路図、（Ｂ）は真理値表を示す。

この回路においては、セット信号Ｓとリセット信号Ｒと
が共に１の場合には、出力信号Ｑｎ（又はζｎ）はリセ
ット時出力となる機能を持っている。その他の動作につ
いては、前記第４図と同様である。

次に、第７図は、前記第１図の回路をセット信号Ｓ優先
のダイナミック回路で構成した実施例図である。

第７図の回路は、基本的には前記第４図の回路と同様の
構成を有しているが、入力回路をＣＧＩ及びＣＧ２で構
成した点が異なっている。

この回路Ｃ，Ｇｌ及びＣＧ２は、第１８図（Ａ）に示す
ごとき構成を有する論理回路であり、その真理値表は第
１９図（Ａ）に示すごとき値を有している。

なお、第１８図において、ＴＲＩＰ−ＴＲ４Ｐはそれぞ
れＰチャネルＭｏＳトランジスタ、ＴＲ１８Ｎ−ＴＲ２
１ＮはそれぞれｎチャネルＭＯＳトランジスタを示す。

また、第１９図（Ａ）において、Ｚは出力が高インピー
ダンス状態であることを示している。

次に、第８図も前記第１図の回路をセット信号Ｓ優先の
ダイナミック回路で構成した場合の一実施例図である。

第８図の回路も前記第４図と基本的には同じ構成を有し
ているが、遅延回路をＣＧ３で構成した点が異なってい
る。

この回路ＣＧ３は、第１８図（Ｂ）に示すごとき構成を
有する論理回路であり、その真理値表は、第１９図（Ｂ
）に示すごときものである。

次に、第９図は、前記第１図の回路をセット信号Ｓ優先
のスタティック回路で構成した実施例図である。

スタティック回路で構成した場合には、前記第４図、第
６図、第７図及び第８図のごときダイナミック回路で構
成した場合に較べて構成素子数は多くなるが、クロック
信号の周期が長く、ダイナミック回路では信号保持の信
頼性に不安が残る場合や動作途中でクロック信号が一時
的に停止するような機能を持ったハードウェアにも用い
ることが出来るという利点がある。

即ち前記のダイナミック回路においては、入力回路を構
成するトランジスタＴＲＩＮ、ＴＲ２Ｎ等がオフになり
、出力が高インピーダンス状態になった場合には、ホー
ルド回路を構成するノア回路ＮＲＩ、ＮＲ２等の入力が
フローティング状態となり、その状態が長時間継続する
と所定の出力を保持することが困難になる。

そのため、クロック信号の周期が長い場合やクロック信
号が一時的に停止するような回路においては、ダイナミ
ック回路は不適当であり、第９図の実施例のごときスタ
ティック回路を用いることが望ましい。

次に、第１０図は、出力確定化のためのクロック信号Ｃ
ＬＫ２として、入力同期化のクロック信号ＣＬＫＩの反
転信号ではなく、全く別個の信号を用いた場合の一実施
例図であり、セット信号Ｓ優先のダイナミック回路を例
示する。

この回路は、クロック信号ＣＬＫ２として、クロック信
号ＣＬＫＩとは異なった独立の信号を用いている以外は
前記第８図の回路と同様の構成を有している。

以下、第１１図の動作タイミング波形図に基づいて第１
０図の回路の動作を説明する。

第１０図の回路においては、第１１図の期間１１３に示
すように、クロック信号ＣＬＫＩとＣＬＫ２とが共にデ
ィスイネーブルになる期間を設けることにより、仮にＣ
Ｇ２３のスイッチング特性が悪くクロック信号入力の遷
移に対する追随速度が遅れた場合であっても１回路全体
の動作に影響を生じないようにしたものである。

前記第４図等のごとく、クロック信号ＣＬＫＩとＣＬＫ
２との遷移が同時である場合には、遅延回路の遮断が遅
れると、不安定な出力が遅延回路を通り抜けて誤った出
力がホールドされる可能性があるが、第１０図の回路に
おいては、前記のごとく２つのクロック信号が共にディ
スイネーブルになる期間を設けているので、たとえ遅延
回路の遮断が遅れても上記のごとき問題を生じるおそれ
が無いという利点がある。

次に、第１２図は、前記第３図の回路をセット信号Ｓ優
先のダイナミック回路で構成した場合の一実施例図であ
る。

第１２図において、ＮチャネルＭＯＳトランジスタＴＲ
ｌ０Ｎが前記第３図の入力回路３０１に相当し。

又、ノア回路ＮＲ７が論理回路３０２に、ＮチャネルＭ
ＯＳトランジスタＴＲ１２Ｎが遅延回路３０３に。

ノア回路ＮＲ６とＮチャネルＭｏＳトランジスタＴＲＩ
ＩＮとが論理入力回路３０４にそれぞれ相当している。

第１２図の回路においては、セット信号Ｓはクロック信
号ＣＬＫＩに同期して取込むが、リセット信号Ｒはその
ままノア回路ＮＲ６に入力し、ノア回路ＮＲ６で論理演
算を行なった出力を送出する場合にトランジスタＴＲＩ
ＩＮでクロック信号ＣＬＫ１に同期化させ、トライステ
ートの信号として出力するように構成している。その他
の動作については、前記第４図の実施例とほぼ同様であ
る。

次に、第１３図は、前記第３図の回路をセット信号Ｓ優
先のスタティック回路で構成した場合の実施例図である
。

第１３図において、ＮチャネルＭＯＳトランジスタＴＲ
１４ＮとＣＧ１３とが前記第３図の入力回路３０１に相
当し、又、ノア回路１２が論理回路３０２に、ＣＧ１５
．１６及び否定回路Ｎｌｌが遅延回路３０３に、ノア回
路ＮＲＩＩ、ＮチャネルＭｏＳトランジスタＴＲ１５Ｎ
及びＣＧ１４が論理入力回路３０４にそれぞれ相当して
いる。

次に、第１４図も前記第３図の回路をセット信号Ｓ優先
のスタティック回路で構成した場合の実施例図である。

上記第１３図及び第１４図のごときスタティック回路に
おいては、前記第９図の場合と同様に、信号が安定に保
持されるので、クロック信号の周期が長い場合や動作途
中でクロック信号が一時的に停止するような機能を持っ
たハードウェアにも用いることが出来るという利点かあ
・る。

次に、第１５図は、第３図の回路の他の実施例図である
。

第１５図においては、ＮチャネルＭＯＳトランジスタＴ
Ｒ１３Ｎが第３図の入力回路３０１に相当し。

又、ノア回路ＮＲ８が論理回路３０２に、ＣＧ６が遅延
回路３０３に、アンド回路ＡＤ１とＣＧ４．ＣＧ５が論
理入力回路３０４にそれぞれ相当している。

第１５図の回路の基本的な動作タイミングや機能は前記
第１２図の回路と同様であるが、出力信号Ｑ、（又はζ
ｎ）の帰還信号Ｑｎ−４とクロック信号ＣＬＫ１とのア
ンド信号がＣＧ４の制御信号として使われており、リセ
ット出力が出た次の周期以降は再びセット出力になるま
でＣＧ４の出力は高インピーダンス状態に保たれるとい
う点で異なっている。

次に、第１６図は、前記第３図の回路において。

クロック信号ＣＬＫＩとＣＬＫ２として独立のクロック
信号を用いた場合の実施例図であり、セット信号Ｓ優先
のスタティック回路で構成した場合を示す。

この回路は、前記第１０図で説明したごとき２つのクロ
ック信号Ｃ：ＬＫ１とＣＬＫ２とが共にディスイネーブ
ル状態になる期間を設けることによって遅延回路の遮断
遅れの影響を防止したという利点と、前記のごときスタ
ティック回路としての利点とを共に有する回路である。

即ち、第１７図の動作タイミング波形図に示すごとく、
２つのクロック信号ＣＬＫＩ、Ｃ：ＬＫ２が一時的に停
止している期間】７６があるような機能を持ったハード
ウェアの場合でも第１６図の回路は安定に動作する。

なお、これまで述べた実施例においては、セット信号Ｓ
優先の回路について多く説明しているが、リセット信号
Ｒ優先の回路に構成出来ることは勿論である。

〔発明の効果〕

以上説明したごとく、本１発明においては、入力信号の
取込み時期と出力信号の確定時期とをずらすことにより
、入力信号が同期初期に不安定状態を有している場合で
あっても誤動作するおそれが無くなるので、ハザードに
強い安定な同期式順序回路を実現することが出来る、と
いう優れた効果がある。

【図面の簡単な説明】

第１図は本発明の第１の構成を示すブロック図、第２図
は第１図の回路の動作タイミング波形図、第３図は本発
明の第２の構成を示すブロック図、第４図は第１図の回
路の具体的構成を示す一実施例図、第５図は第４図の回
路の動作タイミング波形図、第６図〜第１０図はそれぞ
れ第１図の回路の具体的構成を示す実施例図、第１１図
は第１０図の回路の動作タイミング波形図、第１２図〜
第１６図はそれぞれ第３図の回路の具体的構成を示す実
施例図。 第１７図は第１６図の回路の動作タイミング波形図、第
１８図は本発明中で用いている符号ＣＧの回路構成図、
第１９図は第１８図の回路の真理値表、第２０図は従来
の同期式順序回路の一例図、第２１図は第２０図の回路
の動作タイミング波形図である。 く符号の説明〉 １０１・・・入力回路　　　　１０２・・・論理回路１
０３・・・遅延回路　　　　１０４・・・論理回路３０
１・・・入力回路　　　　３０２・・・論理回路３０３
・・・遅延回路　　　　３０４・・・論理入力回路ＮＤ
Ｉ〜ＮＤ８・・・ナンド回路 ＡＤＩ・・・アンド回路 ＯＲＩ、ＯＲ２・・・オア回路 ＮＲＩ〜ＮＲ１５・・・ノア回路 Ｎ１〜Ｎ２０・・・否定回路 ＴＲＩＰ−ＴＲ４Ｐ・・・ｐチャネルＭＯ５）−ランジ
スタ Ｔ　ＲＩ　Ｎ”Ｔ　Ｒ２１Ｎ−ｎチャネルＭＯＳトラン
ジスタ Ｃ：Ｇ１．２．３．４．８．９．１１．１６．１８．１
９．２０．２３．２５−２６．２８・・・第１８図（Ａ
）に示す回路ＣＧ５．６，７．１０，１２．１３．１４
．１５．１７．２１．２２．２４．２７．２９・・・第
１８図（Ｂ）に示す回路代理人弁理士　　中　村　純之
助 ｌ＆１　図 第２図 ２０１２０２２０７２０３２０１　　ｆｆ２ｃ２　（ｆ
ｉ第３図 第４図 （Ａ）　　　　　　　　　（Ｂ） 第５図 第６図 （Ａ）　　　　　　　　　（Ｂ） 第７図 第８図 第９図 第１０図 ＣＬＫＩ　　　　　　ＣＬＫ２ 第１１図 １１１　　　　　　　＋１２１１１　　　　　１１２第
１２図 第１３図 第１４図 第１６図 第１７図 １７Ｔ　　　　　　　　　　　　　ｌ　ｒｔ：　　　　
　　＋　ｒ　＋第１８図 （Ａ）　　　　　　　　　　　　　　　（Ｂ）第１９図 （Ａ）　　　　　　　　（Ｂ） 第２０図 ＮＤ２　　　　ＮＤ４

Claims (1)

1. 【特許請求の範囲】 １、ｍ個のセット信号とｎ個のリセット信号とを第１の
   クロック信号に同期して取り込み、トライステートのセ
   ット信号及びリセット信号として出力する入力回路と、
   上記の入力回路から出力される両信号のうちのいずれか
   一方の信号と下記第２の論理回路の出力信号とを入力し
   、それらの論理演算結果を出力する第１の論理回路と、
   上記第１の論理回路の出力信号を遅延させ、第２のクロ
   ック信号に同期して出力する遅延回路と、上記の入力回
   路から出力される両信号のうちの他方の信号と上記遅延
   回路の出力信号とを入力し、それらの論理演算結果を出
   力する第２の論理回路とを備え、上記第１の論理回路の
   出力信号を順序回路の出力とすることにより、入力信号
   の取り込み時期より出力信号の確定時期を遅らせたこと
   を特徴とする同期式順序回路。 ２、ｍ個のセット信号とｎ個のリセット信号とのうちの
   いずれか一方を第１のクロック信号に同期して取り込み
   、トライステートの信号として出力する入力回路と、上
   記入力回路の出力信号と下記論理入力回路の出力信号と
   を入力し、それらの論理演算結果を出力する第３の論理
   回路と、上記第３の論理回路の出力信号を遅延させ、第
   ２のクロック信号に同期して出力する遅延回路と、上記
   のセット信号とリセット信号とのうちの他方の信号と上
   記遅延回路の出力信号とを入力し、それらの論理演算結
   果をトライステートの信号として上記第１のクロック信
   号に同期して出力する論理入力回路とを備え、上記第３
   の論理回路の出力信号を順序回路の出力とすることによ
   り、入力信号の取り込み時期より出力信号の確定時期を
   遅らせたことを特徴とする同期式順序回路。