JPS62268246A - デイジタルインタフエ−ス装置の試験方式 - Google Patents
デイジタルインタフエ−ス装置の試験方式Info
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- JPS62268246A JPS62268246A JP11074086A JP11074086A JPS62268246A JP S62268246 A JPS62268246 A JP S62268246A JP 11074086 A JP11074086 A JP 11074086A JP 11074086 A JP11074086 A JP 11074086A JP S62268246 A JPS62268246 A JP S62268246A
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- 238000012360 testing method Methods 0.000 title claims abstract description 26
- 238000010998 test method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 101100048480 Vaccinia virus (strain Western Reserve) UNG gene Proteins 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は2.048メガビット毎秒のディジタル音声回
線を時分割交換機に収容するためのディジタルインタフ
ェース装置の試験方式に関する。
線を時分割交換機に収容するためのディジタルインタフ
ェース装置の試験方式に関する。
従来の時分割交換機において、ディジタルインタフェー
ス装置の正常性を確認する試験方式としては、社団法人
電気通信協会発行の技術文献「やさしいディジタル交換
」の第6章1.7項[伝送路インタフェース」K記載さ
れているディジタルインタフェース装置の試験方式は、
ディジタルインタフェース装置とは別の試験装置を設置
し、その試験装置に試験しようとするディジタルインタ
フェース装置を引込み、試験信号をこの試験しようとす
るディジタルインタフェース装置に流して試験を行うも
のであった。
ス装置の正常性を確認する試験方式としては、社団法人
電気通信協会発行の技術文献「やさしいディジタル交換
」の第6章1.7項[伝送路インタフェース」K記載さ
れているディジタルインタフェース装置の試験方式は、
ディジタルインタフェース装置とは別の試験装置を設置
し、その試験装置に試験しようとするディジタルインタ
フェース装置を引込み、試験信号をこの試験しようとす
るディジタルインタフェース装置に流して試験を行うも
のであった。
前記した従来技術は多数のディジタルインタフェース装
置を有する交換局では、試験装置を共通に設置するメリ
ットはあるのかも知れないが、少数のディジタルインタ
フェース装置を収容する交換機においては、 (1)ハードウェア量の多い試験装置を別途設置しなけ
ればならず、甚だ不経済である。
置を有する交換局では、試験装置を共通に設置するメリ
ットはあるのかも知れないが、少数のディジタルインタ
フェース装置を収容する交換機においては、 (1)ハードウェア量の多い試験装置を別途設置しなけ
ればならず、甚だ不経済である。
(2)本試験装置を操作、運用するために、蓄積プログ
ラム制御方式の交換機では、新規にソフトウェアを開発
しなければならず、開発工数の増大を招くものである。
ラム制御方式の交換機では、新規にソフトウェアを開発
しなければならず、開発工数の増大を招くものである。
(3)本試験装置では、1デイジタルインタフエース装
置毎に試験を行うため、試験周期が長くなシ、障害検出
に長時間を要し、保守上好ましくない。
置毎に試験を行うため、試験周期が長くなシ、障害検出
に長時間を要し、保守上好ましくない。
(4)さらに本試験装置の保守を行わねばならず、保守
工数増大を紹〈。
工数増大を紹〈。
等の欠点があった。
本発明の目的は、前記欠点を排除し、経済的な試験装置
および障害の早期発見を可能ならしめる試験方式を提供
するKある。
および障害の早期発見を可能ならしめる試験方式を提供
するKある。
本発明では、32個のタイムスロットで構成される1フ
レーム中、タイムスロット胤16が空きであることに着
目し、この空きタイムスロットを使って一定の試験バタ
ンデータを折返し、常時、パイロットテストに使うこと
により、試験装置の小形化を図り、試験装置をディジタ
ルインタフェース装置に内蔵することにより、小規模局
の経済性を確保し、更に障害の早期発見を達成するもの
である。
レーム中、タイムスロット胤16が空きであることに着
目し、この空きタイムスロットを使って一定の試験バタ
ンデータを折返し、常時、パイロットテストに使うこと
により、試験装置の小形化を図り、試験装置をディジタ
ルインタフェース装置に内蔵することにより、小規模局
の経済性を確保し、更に障害の早期発見を達成するもの
である。
前述の如く本発明は空タイムスロッ) (TS16)を
利用して、このタイムスロットのデータパターンを折返
すための一時記憶装置およびこの一時記憶装置を制御す
る信号を作成するためのクロック同期回路を設け、交換
機側のN[L16タイムスロツト(TS16)のクロッ
クによシ挿入されたデータバタンを、あたかも回線側か
ら入ってきたデータの如く、エラスチックストアに書込
み、その後はディジタルインタフェース装置本来の動作
によって、このタイムスロット(’[’516)のデー
タパタンを交換機側のクロックで読み出し、前記の挿入
データバタンとの照合チェックを行なうことで試験を実
行する。
利用して、このタイムスロットのデータパターンを折返
すための一時記憶装置およびこの一時記憶装置を制御す
る信号を作成するためのクロック同期回路を設け、交換
機側のN[L16タイムスロツト(TS16)のクロッ
クによシ挿入されたデータバタンを、あたかも回線側か
ら入ってきたデータの如く、エラスチックストアに書込
み、その後はディジタルインタフェース装置本来の動作
によって、このタイムスロット(’[’516)のデー
タパタンを交換機側のクロックで読み出し、前記の挿入
データバタンとの照合チェックを行なうことで試験を実
行する。
・ 3 ・
〔実施例〕
以下本発明を図に示す一実施例をもって説明する。第2
図はディジタルインタフェース装置が収容する2、04
8メガビット毎秒のディジタルインタフェースのフレー
ムフォーマット図である。
図はディジタルインタフェース装置が収容する2、04
8メガビット毎秒のディジタルインタフェースのフレー
ムフォーマット図である。
このディジタルインタフェースのフレームフォーマット
に示すように、125μ8をくり返し単位とし、8ビツ
トを1単位とするタイムスロット32個により構成され
る。1は先頭のタイムスロット’I’SOであ夛フレー
ム同期を確立するためのフレーム信号2.相手交換局の
異常を示す対装置警報3および後述する音声信号のタイ
ムスロッ)K対応する個別線信号用ビット4により構成
されている。タイムスロットTS1〜TS15およびタ
イムスロットTS17〜TS31は音声用タイムスロッ
ト5で、各タイムスロット毎にディジタル化された音声
信号が運ばれる。タイムスロッ)TS16は空タイムス
ロット6であり、交換局面においては未使用のタイムス
ロットである。
に示すように、125μ8をくり返し単位とし、8ビツ
トを1単位とするタイムスロット32個により構成され
る。1は先頭のタイムスロット’I’SOであ夛フレー
ム同期を確立するためのフレーム信号2.相手交換局の
異常を示す対装置警報3および後述する音声信号のタイ
ムスロッ)K対応する個別線信号用ビット4により構成
されている。タイムスロットTS1〜TS15およびタ
イムスロットTS17〜TS31は音声用タイムスロッ
ト5で、各タイムスロット毎にディジタル化された音声
信号が運ばれる。タイムスロッ)TS16は空タイムス
ロット6であり、交換局面においては未使用のタイムス
ロットである。
第1図は本発明を適用したディジタルインタフ、 4
。
。
エース装置Cの一実施例を示すブロックダイアグラムで
ある。
ある。
ディジタル回線からの受信人力10は、ディジタル回線
との2メガインタ一フエース回路(2MINF)11に
おいて波形等化および整形された信号12となる。逆に
、ディジタルと回線へ送出すべき信号13は、2メガイ
ンタフ工−ス回路(2MINF)11よシ送信出力14
となる。
との2メガインタ一フエース回路(2MINF)11に
おいて波形等化および整形された信号12となる。逆に
、ディジタルと回線へ送出すべき信号13は、2メガイ
ンタフ工−ス回路(2MINF)11よシ送信出力14
となる。
一方、受信入力から抽出された2メガクロツク(2MC
LK)15は、交換機からの2メガクロツク(2MCL
K)16とは非同期であり、受信データを交換機クロッ
クで読むための非同期吸収用メモリとしてエラスチック
ストア17がある。
LK)15は、交換機からの2メガクロツク(2MCL
K)16とは非同期であり、受信データを交換機クロッ
クで読むための非同期吸収用メモリとしてエラスチック
ストア17がある。
以上は、ディジタルインタフェース装置としての最も基
本的な構成の説明であるが、このディジタルインタフェ
ース装置の機能を、空タイムスロットであるタイムスロ
ットTS16を使って、常時パイロットテストするため
の動作を以下に説明する。
本的な構成の説明であるが、このディジタルインタフェ
ース装置の機能を、空タイムスロットであるタイムスロ
ットTS16を使って、常時パイロットテストするため
の動作を以下に説明する。
タイムスロッ)TS16に挿入するバタン発生器20か
らの出力バター/データ21は、インサータ22を通過
する。この信号13は、タイムスロッ)TS16を折返
すだめの8ビツトの一時記憶装置23に入力する。ここ
に記憶されたデータは、あたかもディジタル回線から受
信したタイムスロット16のデータであるかの如く、2
メガインタフ工−ス回路(2MINF)11によシ抽出
された2メガクロツク15およびフレームパルス24に
同期した信号25として出力し、インサータ26を通シ
その出力41はエラスチックストア17に入力する。
らの出力バター/データ21は、インサータ22を通過
する。この信号13は、タイムスロッ)TS16を折返
すだめの8ビツトの一時記憶装置23に入力する。ここ
に記憶されたデータは、あたかもディジタル回線から受
信したタイムスロット16のデータであるかの如く、2
メガインタフ工−ス回路(2MINF)11によシ抽出
された2メガクロツク15およびフレームパルス24に
同期した信号25として出力し、インサータ26を通シ
その出力41はエラスチックストア17に入力する。
前述した如く、回線側クロックと交換機側クロックは非
同期であるため、一時記憶装置23を制御するクロック
27を発生し、更にインサータ26を制御する信号28
を発生する同期回路29を設けている。この同期回路2
9には、2メガクロツク15、フレーム同期回路′50
からの出力31゜及び交換機9112 Mクロック16
が入力し、タイムスロットT816の同期をとるための
上記制御信号を発生している。
同期であるため、一時記憶装置23を制御するクロック
27を発生し、更にインサータ26を制御する信号28
を発生する同期回路29を設けている。この同期回路2
9には、2メガクロツク15、フレーム同期回路′50
からの出力31゜及び交換機9112 Mクロック16
が入力し、タイムスロットT816の同期をとるための
上記制御信号を発生している。
一方、エラスチックストア17の出力42は、ドロッパ
32により、タイムスロットTS16のデータ33.4
3が取シ出され、データ43は交換機へデータ33は最
初にパタ/発進器20によシ出たパターンデータ21と
照合回路34により、正しく折り返されてきたかどうか
が判定され、異常があればアラーム信号55として交換
機側へ連絡される。ドロッパー62、バタン発生器20
、照合回路34を制御するタイミング36.37および
38を発生するタイミング発生回路39がある。
32により、タイムスロットTS16のデータ33.4
3が取シ出され、データ43は交換機へデータ33は最
初にパタ/発進器20によシ出たパターンデータ21と
照合回路34により、正しく折り返されてきたかどうか
が判定され、異常があればアラーム信号55として交換
機側へ連絡される。ドロッパー62、バタン発生器20
、照合回路34を制御するタイミング36.37および
38を発生するタイミング発生回路39がある。
このタイミング発生回路59は、交換機側の2メガクロ
ツク16およびフレームパルス40を入力しており、こ
の出力は前記のインサータ22および一時記憶装置23
をも、信号18および19として制御している。
ツク16およびフレームパルス40を入力しており、こ
の出力は前記のインサータ22および一時記憶装置23
をも、信号18および19として制御している。
以上説明したように本発明によればタイムスロッ)TS
16をパイロット試験チャネルとして活用することによ
り、少ないハード量で試験装置が構成でき、ソフトの新
規作成も不要であり、しかも・ 7 ・ 試験装置をディジタルインタフェース装置に内Rさせる
ことにより、常時試験が可能となり、ディジタルインタ
フェース装置障害の早期検出が可能となシ、経済的にも
また保守運用上でも優れたディジタルインタフェース装
置の提供が可能となる。
16をパイロット試験チャネルとして活用することによ
り、少ないハード量で試験装置が構成でき、ソフトの新
規作成も不要であり、しかも・ 7 ・ 試験装置をディジタルインタフェース装置に内Rさせる
ことにより、常時試験が可能となり、ディジタルインタ
フェース装置障害の早期検出が可能となシ、経済的にも
また保守運用上でも優れたディジタルインタフェース装
置の提供が可能となる。
【図面の簡単な説明】
図はいずれも本発明に係るもので、第1図は本発明の一
実施例を示すディジタルインタフェース装置の構成図、
第2図は2.048メガビット毎秒のディジタルインタ
フェースのフレームフォーマットの構成図である。 1・・・先頭タイムスロット 2・・・フレーム信号 3・・・対装置警報 4・・・個別線信号用ビット 5・・・音声用タイムスロット 6・・・空タイムスロット 10・・・2メガインタフエース 17・・・エラスチックストア 20・・・バタン発生器 ・ 8 ・ 22.26・・・インサーター 26・・・一時記憶装置 29・・・同期回路 30・・・フレーム同期回路 32・・・ドロッパー 34・・・照合回路 39・・・タイミング回路。 /−〜\ 〆
実施例を示すディジタルインタフェース装置の構成図、
第2図は2.048メガビット毎秒のディジタルインタ
フェースのフレームフォーマットの構成図である。 1・・・先頭タイムスロット 2・・・フレーム信号 3・・・対装置警報 4・・・個別線信号用ビット 5・・・音声用タイムスロット 6・・・空タイムスロット 10・・・2メガインタフエース 17・・・エラスチックストア 20・・・バタン発生器 ・ 8 ・ 22.26・・・インサーター 26・・・一時記憶装置 29・・・同期回路 30・・・フレーム同期回路 32・・・ドロッパー 34・・・照合回路 39・・・タイミング回路。 /−〜\ 〆
Claims (1)
- 1、125μsをくり返し単位とする2.048メガビ
ット毎秒のディジタル回線を蓄積プログラム制御方式の
時分割交換機に収容するためのインタフェース装置にお
いて、該ディジタル回線のフレームフォーマットが8ビ
ットを1単位とする32個のタイムスロット中未使用で
ある交換機側のタイムスロットNo16で試験データを
送り、同様に未使用である回線側のタイムスロット拠1
6でこれを折返し、該データが正しく受信されることを
確認することにより、該インターフェース装置の正常性
を常時監視するようにしたことを特徴とするディジタル
インタフェース装置の試験方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11074086A JPS62268246A (ja) | 1986-05-16 | 1986-05-16 | デイジタルインタフエ−ス装置の試験方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11074086A JPS62268246A (ja) | 1986-05-16 | 1986-05-16 | デイジタルインタフエ−ス装置の試験方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62268246A true JPS62268246A (ja) | 1987-11-20 |
Family
ID=14543323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11074086A Pending JPS62268246A (ja) | 1986-05-16 | 1986-05-16 | デイジタルインタフエ−ス装置の試験方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62268246A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5742589A (en) * | 1994-07-01 | 1998-04-21 | Mitsubishi Denki Kabushiki Kaisha | Radio apparatus |
JP2008301015A (ja) * | 2007-05-30 | 2008-12-11 | Oki Electric Ind Co Ltd | VoIP装置 |
-
1986
- 1986-05-16 JP JP11074086A patent/JPS62268246A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5742589A (en) * | 1994-07-01 | 1998-04-21 | Mitsubishi Denki Kabushiki Kaisha | Radio apparatus |
JP2008301015A (ja) * | 2007-05-30 | 2008-12-11 | Oki Electric Ind Co Ltd | VoIP装置 |
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