JPS6226556A - プログラム解読防止装置 - Google Patents
プログラム解読防止装置Info
- Publication number
- JPS6226556A JPS6226556A JP60165943A JP16594385A JPS6226556A JP S6226556 A JPS6226556 A JP S6226556A JP 60165943 A JP60165943 A JP 60165943A JP 16594385 A JP16594385 A JP 16594385A JP S6226556 A JPS6226556 A JP S6226556A
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- JP
- Japan
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- address
- address conversion
- program
- converting
- register
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムの解読防止装置に関し、特に、ＲＯ
Ｍに書き込まれて装置に組み込まれるプログラムの解読
防止装置に関するものである。
Ｍに書き込まれて装置に組み込まれるプログラムの解読
防止装置に関するものである。
従来、プログラムの、解読を防止する対策としては、ソ
フトウェア上での対策が考えられ、プログラムの中に不
用のデータを混入し、逆アセンブルを困難にするなどの
対策が取られていた。
フトウェア上での対策が考えられ、プログラムの中に不
用のデータを混入し、逆アセンブルを困難にするなどの
対策が取られていた。
しかしながら、それらのソフトウェア上の対策は、解読
の手間がかかるというだけで、解読防止の効果は不十分
であった。また解読をしないまま複製を作ることは全く
防止できないという欠点があった・ ｃ問題点を解決するための手段〕 このような欠点を除去するために本発明は、ＣＰＵから
の論理アドレス情報を実アドレス情報に変換するアドレ
ス変換回路を備え、このアドレス変換回路に、アドレス
変換部と、このアドレス変換部の動作を規定するアドレ
ス変換則を記憶するレジスタ部とを設けるようにしたも
のである。
の手間がかかるというだけで、解読防止の効果は不十分
であった。また解読をしないまま複製を作ることは全く
防止できないという欠点があった・ ｃ問題点を解決するための手段〕 このような欠点を除去するために本発明は、ＣＰＵから
の論理アドレス情報を実アドレス情報に変換するアドレ
ス変換回路を備え、このアドレス変換回路に、アドレス
変換部と、このアドレス変換部の動作を規定するアドレ
ス変換則を記憶するレジスタ部とを設けるようにしたも
のである。
本発明においては、ＣＰＵからの論理アドレスを実アド
レスに変換してＲＯＭ等のメモリの内容を読み出す。
レスに変換してＲＯＭ等のメモリの内容を読み出す。
本発明に係わるプログラム解読防止装置の一実施例を第
１図に示す。第１図において、■は中央制御回路（以下
ｒＣＰＵＪという）、２はアドレス変換回路（以下ｒＡ
ＤＴＪという）、３はメモリ、４は入出力装置（以下「
ＩＯ」という）、５はＣＰＵと各周辺装置を接続しデー
タの送受を行うデータバス（以下ｒＤＢＪという）、６
はＣＰＵからの論理アドレス情報をアドレス変換回路２
に渡すための論理アドレスバス（以下ｒＬＡＢＪという
）、７はアドレス変換回路２でアドレス変換した後の実
アドレスを各周辺装置に渡すための実アドレスバス（以
下ｒＦＡＢＪという）である。
１図に示す。第１図において、■は中央制御回路（以下
ｒＣＰＵＪという）、２はアドレス変換回路（以下ｒＡ
ＤＴＪという）、３はメモリ、４は入出力装置（以下「
ＩＯ」という）、５はＣＰＵと各周辺装置を接続しデー
タの送受を行うデータバス（以下ｒＤＢＪという）、６
はＣＰＵからの論理アドレス情報をアドレス変換回路２
に渡すための論理アドレスバス（以下ｒＬＡＢＪという
）、７はアドレス変換回路２でアドレス変換した後の実
アドレスを各周辺装置に渡すための実アドレスバス（以
下ｒＦＡＢＪという）である。
ＣＰＵＩはメモリ３に格納されたプログラムを読み出す
ためにアドレス情報をアドレス変換回路２に送出する。
ためにアドレス情報をアドレス変換回路２に送出する。
アドレス変換回路２は、内部のレジスタに設定されたア
ドレス変換則によりアドレス変換を行って実アドレスを
得る。この実アドレスをＦＡＢ７を介してメモリ３に送
出しプログラムの読み出しを行う。アドレス変換則の設
定はリセット動作およびＤＢＳを介した書き込み動作に
より行われる。リセット動作時は予め定めたアドレス変
換則をレジスタに書き込む。また、プログラム動作の途
中で特定のアドレスを指定してメモリ書き込み動作を行
えば、このレジスタの書き替えを行うことができる。こ
のように、アドレス変換則の介在によりメモリ内容の読
み出しが困難になるので、プログラムの解読を防止でき
る。
ドレス変換則によりアドレス変換を行って実アドレスを
得る。この実アドレスをＦＡＢ７を介してメモリ３に送
出しプログラムの読み出しを行う。アドレス変換則の設
定はリセット動作およびＤＢＳを介した書き込み動作に
より行われる。リセット動作時は予め定めたアドレス変
換則をレジスタに書き込む。また、プログラム動作の途
中で特定のアドレスを指定してメモリ書き込み動作を行
えば、このレジスタの書き替えを行うことができる。こ
のように、アドレス変換則の介在によりメモリ内容の読
み出しが困難になるので、プログラムの解読を防止でき
る。
第２図はアドレス変換回路２の内部を表わす回路図であ
る、。１０は内部のレジスタ（以下ｒＲＥＧ」という）
でアドレス変換則を記憶する。ＩＩはアドレスデコーダ
（以下ｒＤＥｃＪという）で論理アドレス情報ＬＡＯ−
ＬＡ１５を入力しそのデコード出力をＲＥＧＩＯに入力
する。ＲＥＧＩＯとＤＥＣＩＩはアドレス変換回路２の
レジスタ部を構成する。
る、。１０は内部のレジスタ（以下ｒＲＥＧ」という）
でアドレス変換則を記憶する。ＩＩはアドレスデコーダ
（以下ｒＤＥｃＪという）で論理アドレス情報ＬＡＯ−
ＬＡ１５を入力しそのデコード出力をＲＥＧＩＯに入力
する。ＲＥＧＩＯとＤＥＣＩＩはアドレス変換回路２の
レジスタ部を構成する。
２０〜２７はアドレス情報用のバッファ （以下ｒＢＵ
ＦＪという）でインバータ（以下ｒｌＮＶ」という）３
０〜３７と並列に接続される。４０〜４７はセレクタ（
以下ｒｓＥＬＪという）でＢＵＦ２０〜２７またはＩＮ
Ｖ３０〜３７のいずれかの出力を選択する。５ＥＬ４０
〜４７の出力はシフト回路（以下ｒｓＦＴＪという）１
２に入力される。５ＦＴ１２は、ＲＥＧＩＯからの指定
により、アドレス情報のビット位置をシフトしてＦＡＢ
７へ出力する。ＢＵＦ２０〜２７．ＩＮＶ３０〜３７，
５ＥＬ４０〜４７および５ＦＴ１２はアドレス変換回路
２のアドレス変換部を構成する。
ＦＪという）でインバータ（以下ｒｌＮＶ」という）３
０〜３７と並列に接続される。４０〜４７はセレクタ（
以下ｒｓＥＬＪという）でＢＵＦ２０〜２７またはＩＮ
Ｖ３０〜３７のいずれかの出力を選択する。５ＥＬ４０
〜４７の出力はシフト回路（以下ｒｓＦＴＪという）１
２に入力される。５ＦＴ１２は、ＲＥＧＩＯからの指定
により、アドレス情報のビット位置をシフトしてＦＡＢ
７へ出力する。ＢＵＦ２０〜２７．ＩＮＶ３０〜３７，
５ＥＬ４０〜４７および５ＦＴ１２はアドレス変換回路
２のアドレス変換部を構成する。
ＬＡＢ ６からの論理アドレス情報ＬＡＯ〜ＬＡ７は、
ＢＵＦ ２０〜２７およびＩＮＶ３０〜３７を介して５
ＥＬ４０〜４７に入力される。ＢＵＦとＩＮＶとから出
力される信号のうちのいずれの信号をＳＥＬが出力する
かは、ＲＥＧＩＯの指定によりビット毎に決められる。
ＢＵＦ ２０〜２７およびＩＮＶ３０〜３７を介して５
ＥＬ４０〜４７に入力される。ＢＵＦとＩＮＶとから出
力される信号のうちのいずれの信号をＳＥＬが出力する
かは、ＲＥＧＩＯの指定によりビット毎に決められる。
この実施例においては、論理アドレス情報ＬＡ８〜ＬＡ
１５の上位８ビツトについては変換を行わないで、その
まま、ＦＡＢ７に出力する形式としている。すなわち、
論理アドレス情４１ Ｌ Ａ ８〜ＬＡ１５と実アドレ
ス情報ＦＡ８〜ＦＡ１５とは同一内容である。
１５の上位８ビツトについては変換を行わないで、その
まま、ＦＡＢ７に出力する形式としている。すなわち、
論理アドレス情４１ Ｌ Ａ ８〜ＬＡ１５と実アドレ
ス情報ＦＡ８〜ＦＡ１５とは同一内容である。
５ＥＬ４０〜４７の出力は５ＦＴ１２に入力される。５
ＦＴ１２はＲＥＧＩＯからの指示によりビット位置のシ
フトを行って実アドレス情報ＦＡＯ−ＦＡＴを作成し、
ＦＡＢ７に出力する。この実施例においては、２ビツト
の信号により４パターンのシフトパターンが指定できる
ようにしているが、シフト以外の変換方式も可能である
。たとえば、ビット位置の交換・組み替え等の交換方式
ＲＥＧＩＯにアドレス変換則を書き込む際は、ＣＰＵＩ
から特定のアドレスに対して書き込みを行う。この時の
アドレス情ｆｌＬＡｏ〜ＬＡ１５はＬＡＢ ６上を伝送
し、ＤＥｃｌｌに入力される。
ＦＴ１２はＲＥＧＩＯからの指示によりビット位置のシ
フトを行って実アドレス情報ＦＡＯ−ＦＡＴを作成し、
ＦＡＢ７に出力する。この実施例においては、２ビツト
の信号により４パターンのシフトパターンが指定できる
ようにしているが、シフト以外の変換方式も可能である
。たとえば、ビット位置の交換・組み替え等の交換方式
ＲＥＧＩＯにアドレス変換則を書き込む際は、ＣＰＵＩ
から特定のアドレスに対して書き込みを行う。この時の
アドレス情ｆｌＬＡｏ〜ＬＡ１５はＬＡＢ ６上を伝送
し、ＤＥｃｌｌに入力される。
ＤＥＣＩＩはアドレス情報ＬＡＯ−ＬＡ１５を展開し、
予め決められた特定のアドレスであれば、ＲＥＧＩＱに
対しゲート信号ＧＴＯ，ＧＴＩを出力する。この実施例
においては、ＲＥＧｌｏが８ビツトのレジスタと２ビツ
トのレジスタの２つのレジスタを持っているので、２つ
のアドレスを使用して２つのゲート信号をレジスタ１０
に出力する。レジスタ１０はゲート信号ＧＴＯ，ＧＴｌ
によりレジスタを選択し、書き込み信号ＷＲに同期して
ＤＢＳ上のデータをレジスタに格納する。これによりア
ドレス変換則の設定が行われる。
予め決められた特定のアドレスであれば、ＲＥＧＩＱに
対しゲート信号ＧＴＯ，ＧＴＩを出力する。この実施例
においては、ＲＥＧｌｏが８ビツトのレジスタと２ビツ
トのレジスタの２つのレジスタを持っているので、２つ
のアドレスを使用して２つのゲート信号をレジスタ１０
に出力する。レジスタ１０はゲート信号ＧＴＯ，ＧＴｌ
によりレジスタを選択し、書き込み信号ＷＲに同期して
ＤＢＳ上のデータをレジスタに格納する。これによりア
ドレス変換則の設定が行われる。
リセット動作時はリセット信号Ｒ３Ｔを受信することに
よりＲＥＧＩＯの内部で予め定められた値がＲＥＧＩＯ
にセントされる。
よりＲＥＧＩＯの内部で予め定められた値がＲＥＧＩＯ
にセントされる。
以上説明したように本発明は、ＣＰＵからの論理アドレ
ス情報を実アドレス情報に変換するアドレス変換回路を
備え、このアドレス変換回路に、アドレス変換部と、こ
のアドレス変換部の動作を規定するアドレス変換則を記
憶するレジスタ部とを設けることにより、ＲＯＭ等のメ
モリに書き込まれたプログラムの解読がアドレス変換則
のため困難になるという効果がある。またプログラムの
途中でアドレス変換則の変更を行えば、解読の困難さは
一層大きくなる。また、アドレス変換回路をＬＳＩで１
チツプ化してアドレス変換の原理が分からないようにす
れば、解読は更に困難になる。
ス情報を実アドレス情報に変換するアドレス変換回路を
備え、このアドレス変換回路に、アドレス変換部と、こ
のアドレス変換部の動作を規定するアドレス変換則を記
憶するレジスタ部とを設けることにより、ＲＯＭ等のメ
モリに書き込まれたプログラムの解読がアドレス変換則
のため困難になるという効果がある。またプログラムの
途中でアドレス変換則の変更を行えば、解読の困難さは
一層大きくなる。また、アドレス変換回路をＬＳＩで１
チツプ化してアドレス変換の原理が分からないようにす
れば、解読は更に困難になる。
第１図は本発明に係わるプログラム解読防止装置の一実
施例を示す系統図、第２図はこの装置を構成するアドレ
ス変換回路を示す回路図である。 １・・・・ＣＰＵ、２・・・・アドレス変換回路、３・
・・・メモリ、４・・・・■０．５・・・ ・ＤＢ、
６ ・ ・ ・ ・ ＬＡＢ、７ ・ ・ ・
ＦＡＢ。 １０ ・ ・ ・ ・ＲＥＧ、１１ ・ ・ ・ ・
ＤＥＣ，１２・ ・ ・ ・ ＳＦＴ、２０〜２７ ・
・ ・ ・ ＢＵＦ、３０〜３７ ・ ・ ・ ・
ＩＮＶ、 ４０〜４７ ・ ・ ・ ・ ＳＥＬ。
施例を示す系統図、第２図はこの装置を構成するアドレ
ス変換回路を示す回路図である。 １・・・・ＣＰＵ、２・・・・アドレス変換回路、３・
・・・メモリ、４・・・・■０．５・・・ ・ＤＢ、
６ ・ ・ ・ ・ ＬＡＢ、７ ・ ・ ・
ＦＡＢ。 １０ ・ ・ ・ ・ＲＥＧ、１１ ・ ・ ・ ・
ＤＥＣ，１２・ ・ ・ ・ ＳＦＴ、２０〜２７ ・
・ ・ ・ ＢＵＦ、３０〜３７ ・ ・ ・ ・
ＩＮＶ、 ４０〜４７ ・ ・ ・ ・ ＳＥＬ。
Claims (1)
- ＣＰＵからの論理アドレス情報を実アドレス情報に変換
するアドレス変換回路を備え、このアドレス変換回路は
、アドレス変換部と、このアドレス変換部の動作を規定
するアドレス変換則を記憶するレジスタ部とから構成さ
れることを特徴とするプログラム解読防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165943A JPS6226556A (ja) | 1985-07-29 | 1985-07-29 | プログラム解読防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165943A JPS6226556A (ja) | 1985-07-29 | 1985-07-29 | プログラム解読防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226556A true JPS6226556A (ja) | 1987-02-04 |
Family
ID=15821961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165943A Pending JPS6226556A (ja) | 1985-07-29 | 1985-07-29 | プログラム解読防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220169A (en) * | 1989-09-01 | 1993-06-15 | Hitachi, Ltd. | Surface analyzing method and apparatus |
-
1985
- 1985-07-29 JP JP60165943A patent/JPS6226556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220169A (en) * | 1989-09-01 | 1993-06-15 | Hitachi, Ltd. | Surface analyzing method and apparatus |
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