JPS62261175A - 電堺素子の構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＦＥＴ、可変容量素子、ホール素子等の電界素
子の構造部材の改曳に関する。

従来の技術 従来の電界素子、例えばＭＯＳ　ＦＥＴに関する技術と
して、例えば特公昭３８−１１５６３号公報や特公昭５
９−１０５７９号公報に開示されたものである。従来の
ＭＯＳ　ＦＥＴの構造は例えば第２図に示すごときもの
であった。第２０図について構成を説明すれば、先ず１
はＰ形基板からなる半導体部材２ａ、２ｂは前記半導体
部材１に拡散やイオン注入によって形成されたｎ影領域
、３ａないし６ｃは酸化珪素（ｓ１０□）力）らなるｅ
縁周であり３ｂを特にゲート絶縁層と称する。

又、４ａないし４Ｃは、アルミニウム（Ａｚ）や金（Ａ
ｕ）などの金属を蒸着して形成した電極、５ａないし５
Ｃは端子である。そして端子５ｂを介して電極４ｂに電
圧を印加すれば、半導体部材１に対し電界が印加され、
電界強度に応じて半導体部材１内のキャリアの流れを制
御するものであった。

ここで、前記電極４ａをドレイン電極、４ｂを電界印加
極子としてのゲート電極、４Ｃをソース電極と称する。

発明が解決しようとする問題点 上述のＭＯＳ　ＦＥｉＴは従来の電界素子の１つとして
例示したものであるが、従来のゲート絶縁層３ｂは絶縁
耐圧Ｅ（Ｖ／ｅ”）が低く、次に列挙する欠点を有して
いた。因みに、従来の酸化珪素（ｓｉ０２）等の絶縁端
圧Ｅは約１０　’　（Ｖ／ｃｍ）であった。

（ａ）　　ゲート絶縁層３ｂの絶縁破壊を防止するため
には駆動電圧を下げること等が困難であった。

例えば、ドレイン電極４ａに流れるドレイン電流ＩＤ（
Ａ）は周知の次式によって示される。

飽和領域 、Ｄ、ｇｏｘｅ７＊ｗ　ｖ（）−ｙｔＨ）”　　（Ａ〕
・−−−−・式（２）％式％ ここに於いて、 εｏｘ（Ｆ、／ｍ）　：ゲート絶縁膜３ｂの誘電率ｐ（
ｃｒ／ｌ／ｖ−ＢｅＣ）　：キャリア移動度Ｗ（−）ｊ
チャンネル幅（第３図参照）Ｌ（３）：チャンネル長（
第３図参照）Ｔａｘ　［α］：ゲート絶縁層３ｂの厚さ
■ＧＣｖ〕：ゲート電極４ｂとソース電極４ｃとの間の
電圧（以下「ゲート電圧」と言 う。） ＶＴＨ（Ｖ）　：　Ｌ、きい値電圧 ｖＤＣｖ〕：　ドレイン電極４ａとソース電極４Ｃとの
間の電圧（以下「ドレイン電圧」と言う。） である。

すなわち、前記ゲート絶縁層３ｂの厚さＴｏｘ（ｍ）は
絶縁破壊の防止のために薄くすることはできない。

酸化珪素（ｓｔｏ、）　ノ場合、一般的にＴｏｘ中ｉｏ
−’（ｍ）−１ｏｏｏ（Ｘ）の厚さを必要としている。

したがって、所望のドレイン電流よりＣＡ〕を得るには
前記式ｆｌ）、　（２）に示される関係から、駆動電圧
すなわちゲート電圧Ｖｏ（ｖ〕やドレイン電圧ＶＤ（Ｖ
）を下げることは困難であった。

（ｂ）　　又、ゲート絶縁層３ｂの絶縁破壊を防止する
ためには、ＦＥＴのスイッチング速度を速くすることが
困難であった。

醪 ＦｌｎＴのスイッチング速ｆｌｉＦＥＴの有する相互コ
ンダクタンス０ｍ日〔じ〕に反比例していることは自明
である。すなわち、相互コンダクタンスＧｍａ（’ｔＪ
）が小さくなるとスイッチング速度は遅くなる。又、周
知の次式（３）によって示される関係から、相互コンダ
クタンスａ　ｍ　ｓ　’（Ｕ）はゲート絶縁層３ｂの厚
さに反比例していることが分る。

、ｍ、　、５μＬ１．　（ｙａ−ｖｒｕ　）　（Ｕ）　
−−””・式（３）したがって、スイッチング速度はゲ
ート絶縁層５ｂの厚さを薄くすればするほど高速になる
はずであるが、前述のごとく絶縁破壊を防止するために
ゲート絶縁膜３ｂを薄くすることはできない。

問題点を解決するための手段 本発明は、上記諸問題を解消するもので、次に述べる技
術を提供するものである。すなわち本発明は半導体の表
面に絶縁層を介して電界印加極子を配設した電界素子に
おいて、前記絶縁層は単分子配列構造の芳香族薄膜で構
成された電界素子の構造を提供するものである。

又、本発明は前記芳香族薄膜が、各分子の疎水性端部が
一方の面をなし、親水性端部が他方の面をなす配列構造
を形成した１分子鎖分の厚みを有する薄膜の少くとも一
層からなる電界素子の構造を提供し、又本発明は前記芳
香族薄膜がラングミュア−プロジェット法（ＬＢ法）に
よりポリアミド酸をイミド化することによって形成され
たポリイミド薄膜からなる電界素子の構造を提供するも
のである。

作　　　用 上記した手段による本発明の詳細な説明する。

本発明の電界素子の構造は、前記したごとく例えば、Ｌ
Ｂ法により形成された配列構造のポリイミド薄膜等の芳
香族薄膜を半導体の表面と電界印加極子との間に介設し
たものであるが、前記芳香族薄膜は配列構造をなした、
１分子鎖分の厚みを有する薄膜であるため、凹凸のない
極めて均一な面を構成し、且つ極めて薄い絶縁層を形成
する。

又、前記芳香族薄膜がポリイミド薄膜である場合、ポリ
イミド樹脂としての基本的な性質を受は継いでおり、そ
のため耐熱性及び機械的強度に優れ、かつ化学的に安定
しているが、均一な超薄膜構造を形成する故に下記に説
明するごとく耐電圧性にも優れている。

尚、前記ポリイミド薄膜について実験を試みた結果、次
のことが確認されている。

すなわち、試料片としてスライドガラス上にアルミニウ
ム電極を蒸着し、その上にＬＢ法によって形成されたポ
リイミド薄膜を付着し、更にその上にアルミニウム電極
を蒸着したものを作成した。

このようにして漁備された試料片の各アルミニウム電極
に外部配線を接続し、印加電圧を徐々に上昇し絶縁耐圧
Ｅを測定したきこる約１０’（Ｖ／ｃａ）というデータ
が得られた。この値は、従来の絶縁材料が最大約１０’
（Ｖ／α）程度であったことに比較し、格別の効果が発
揮できた。

この格別の絶縁耐圧が得られた原因として、ポリイミド
薄膜の厚さ及び均一性に起因するものと考えられる。

すなわち、ポリイミド薄膜の単分子膜の厚さは測定の結
果、約４〔４１前後であることが確認されており、又そ
の厚さはポリイミドの芳香環の構造に関係しており凹凸
のない極めて均一な表面を有した超薄膜が形成されてい
る。又、ポリイミド薄膜を構成する各分子が配列構造を
形成しているため、隣同志で強力に結合しあっており強
度が強いうえ分子の欠陥が発生し難く、したがってピン
ホ、−ルも存在し難いことが確認されている。

又、一般的に絶縁破壊は前記したごとくアバランシェ効
果すなわち強電界を受けたキャリアが玉突き現象をおこ
し、雪なだれのごとく次々とキャリアの流れを増加して
ゆき大きな電流の流れに生長して絶縁破壊を起こすこと
がいわれている。

しかし、本発明における前記ポリイミド薄膜の厚さは約
４〔４１前後であることが確認されており、この厚さに
おいてはトンネル効果等によるごくわずかのキャリアの
移動があっても電子なだれを起すに至らないものと考え
られる。

すなわち、前記した絶縁耐圧Ｅが約１０’（ｖ々）とい
う格別な値が得られたのは、ポリイミド薄膜が均一性を
有しているためピンホールがなく且つ強力であり、更に
薄膜の厚さが極めて薄くできることによりなし得たもの
と考えられる。

以下、本発明による実施例を添付図面を用いて詳述する
。

実　　　施　　　例 第１図は、本発明の好適な実施例を示す斜視図である。

ここで、第１図において前記第２図の従来技術を示す図
面中の番号と同一のものは同一の構成を示し説明を省略
する。

そして、第１図には第２図に示す従来技術のゲート絶縁
層に替わる芳香族薄膜としてのポリイミド薄膜６が示さ
れている。

詳述すれば、該ポリイミド薄膜６はＬＢ法によって形成
されたものであり、以下その形成工程を詳述する。

先ず、第１段階としてｎ影領域２ａ、２ｂ、絶縁層”ａ
５ｃ、　　ドレイン電極４ａ及びソース電極４ｃを形成
した半導体部材１を予め用意する。

詳しくは、該半導体部材１はダイシング加工前の図示し
ないウェハーの状態で用意したものである。

次に、第２段階で合成されたポリアミド酸を、第３段階
によって比率が各々同率であるＤＭＡ（！−ベンゼンに
より希釈した溶液と同溶媒による同濃度のジメチルヘキ
サデシルアミンの溶液を１：２に混合しポリアミド酸長
鎖誘導体膜を作る。

次に、第４段階としてウェハー状の半導体部材１の長さ
方向を下にしてポリアミド酸長鎖誘導体膜の浮遊する前
記溶液中に浸漬し取り出す。

付言すれば、半導体部材１には最初の浸漬によってポリ
アミド酸長鎖誘導体膜の１層目が被着され、最初の取り
出しによって２層月が被着され、以下この浸漬と取り出
しを繰り返すことによって所望の厚さの絶縁層が形成で
きる。

その後第５段階として無水酢酸−ピリジン−ベンゼンを
各々１　：１　：３の比率で混合した溶媒に前記ポリア
ミド酸長鎖誘導体膜の被着されたウェハー状の半導体部
材１を約１２時間浸漬してポリイミド薄膜６を半導体部
材１の表面に形成する。

付言すれば、前記液面上に浮遊するポリアミド酸長鎖誘
導体膜の上面は疎水性を示し、液に面した下面は親水性
を示す関係に位置し各分子の向きが同一方向に規則的に
整列した配列構造を形成しており、ポリイミド薄膜６か
らなる単分子膜も規則的な配列構造をなしており、ポリ
イミド薄膜６の芳香環の構造により決定される一様な厚
さの単分子膜となって半導体部材１の表面に被着される
ことになる。

次に第６段階としてフォトエツチングにより少くともゲ
ート電極４ｂの形成される部分を残して除去し、その後
ゲート電極４ｂをポリイミド薄膜６上に蒸着し、後工程
を完了後ダイシング加工によって個々の半導体部材１に
分離する。

このようにして形成されたＦＥＴは、従来のＭＯＳＦＥ
Ｔに比べてゲート絶縁層の絶縁耐圧Ｂ（Ｖ／ｆｆ１）が
約１００倍高く、したがってゲート絶縁層の厚さは約１
／１００倍に薄くできる。つまり、前のドレイン電流Ｉ
Ｄ（Ａ）と同じ値のドレイン電流ＩＤ（Ａ）を、当該実
施例では低い駆動電圧によって得ることができ、又前記
式（３）の関係から上述の実施例では相互コンダクタン
スＧ　ｍ　ｓ　（ＴＩ　）が大きくなりスイッチング速
度は速くなる。

尚、上記実施例において電界素子としてＦＥＴを例示し
、芳香族薄膜としてポリイミド薄膜を例示して説明した
が、本発明は上記実施例に限定されるものではなく各種
実施態様を包含するものである。

例えば、本発明はＬＳＩ等の各種電界素子に利用できる
ものであり、又、芳香族薄膜はポリイミド薄膜に類似す
る物性的特性を有したものであればよい。

発明の効果 以上、詳細に説明したように本発明は半導体の表面に絶
縁層を介して電界印加極子を配設した電界素子において
、前記絶縁層を例えばＬＢ法によって形成されたポリイ
ミド薄膜等の単分子配列構造の芳香族薄膜で構成するこ
とに特徴がある。その為、次に列挙する効果を奏する。

すなわち、絶縁耐圧Ｋ　（’ｌ／／ｒｓ＋　１が、従来
技術の約１００倍であるため、従来技術と同程度の耐電
圧値を得るためには絶縁層の厚さは約１／１００倍に薄
くでき、電界印加極子から半導体に加えられる電界の大
きさは大幅に増大し、ＰＥＴ等の電界素子の駆動電圧を
下げることができ、又、相互コンダクタンス（）　ｍ　
８　（Ｕ）を大きくでき、したがって電界素子のスイッ
チング速度を高速にできるという優れた効果がある。

【図面の簡単な説明】

第１図は、本発明の好適な実施例を示す斜視図である。 Ｍ２図は、従来の技術を示す斜視図である。 １・・・・・半導体部材、３ｂ・・・・・・ゲート絶縁
層、　　４ａ・・・・・・ドレイン電極、４ｂ・・・・
・・ゲート電極、４ｃ・・・・・・ソース電極、６・・
・・・芳香族薄膜としてのポリイミド薄膜。 以上

Claims (3)

【特許請求の範囲】
1. （１）半導体の表面に絶縁層を介して電界印加極子を配
   設した電界素子において、前記絶縁層は単分子配列構造
   の芳香族薄膜で構成されたことを特徴とする電界素子の
   構造。
2. （２）前記芳香族薄膜は、各分子の疎水性端部が一方の
   面をなし、親水性端部が他方の面をなす配列構造を形成
   した１分子鎖分の厚みを有する薄膜の少くとも一層から
   なることを特徴とする特許請求の範囲第１項記載の電界
   素子の構造
3. （３）前記芳香族薄膜は、ラングミュア・プロジェット
   法によりポリアミド酸をイミド化することによつて形成
   されたポリイミド薄膜からなることを特徴とする特許請
   求の範囲第１項又は第２項記載の電界素子の構造。