JPS62257759A - Hybrid integrated circuit high voltage insulated amplifier package and manufacture of the same - Google Patents

Hybrid integrated circuit high voltage insulated amplifier package and manufacture of the same

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Publication number
JPS62257759A
JPS62257759A JP62035458A JP3545887A JPS62257759A JP S62257759 A JPS62257759 A JP S62257759A JP 62035458 A JP62035458 A JP 62035458A JP 3545887 A JP3545887 A JP 3545887A JP S62257759 A JPS62257759 A JP S62257759A
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JP
Japan
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integrated circuit
hybrid integrated
metal film
terminal
film conductors
Prior art date
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Pending
Application number
JP62035458A
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Japanese (ja)
Inventor
ウォルター・ビー・メイネル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Tucson Corp
Original Assignee
Burr Brown Corp
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Filing date
Publication date
Application filed by Burr Brown Corp filed Critical Burr Brown Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 分野 本発明は、高電圧半導体パッケージに関し、詳細には、
高電圧絶縁増幅器を含むのに特に適した高電圧半導体パ
ッケージに関し、特にフリンジコンデンサを絶縁増幅器
の入力部分と出力部分との間の小信号絶縁バリヤとして
用いている斯かるパッケージに関する。DETAILED DESCRIPTION OF THE INVENTION Field The present invention relates to high voltage semiconductor packages, and in particular:
The present invention relates to high voltage semiconductor packages particularly suitable for containing high voltage isolated amplifiers, and more particularly to such packages that use fringe capacitors as small signal isolation barriers between the input and output portions of the isolated amplifier.

背景 当業者から「絶縁増幅器」と呼ばれている型の増幅器回
路には多くの応用が存在する。絶縁増幅器回路は、少な
くとも数百ボルト、ある場合には数千ボルトの電圧差に
耐えることができる「絶縁バリヤ」によって分離された
電気絶縁入力及び出力段を有しており、そして入力端子
と出力端子との間の大きなりＣ又はコモンモード電圧差
にも拘わらず、小さなＡＣ入力信号を増幅して大きなＡ
Ｃ出力信号を生成することができる。絶縁増幅器に対す
る典型的な応用例には、工業針側システム、医療用電子
装置、電子テスト装置、及び高度に絶縁された信号伝送
が必要とされる他の多くの応用例が挙げられる。？！縁
増幅器は一般的に、高価な部品であるとみなされている
。この型の低コストのデバイスが製造できれば、電子業
界における絶縁増幅器の使用の程度はもつと太きいもの
となろう。しかしながら、現在に至るまで、低コスト電
子製品で斯かるデバイスを広範囲に使用するため、「市
場を大きくする」のに十分安価に、特に気密的に封止さ
れた高精密高電圧絶縁増幅器を製作することができなか
った。BACKGROUND There are many applications for amplifier circuits of the type referred to by those skilled in the art as "isolated amplifiers." Isolated amplifier circuits have electrically isolated input and output stages separated by an "isolation barrier" that can withstand voltage differences of at least hundreds of volts, and in some cases thousands of volts, and that have input terminals and output Amplifies a small AC input signal to generate a large A despite a large C or common mode voltage difference between the terminals.
A C output signal can be generated. Typical applications for isolated amplifiers include industrial needle-side systems, medical electronics, electronic test equipment, and many other applications where highly isolated signal transmission is required. ? ! Edge amplifiers are generally considered to be expensive components. If this type of low-cost device could be manufactured, the use of isolated amplifiers in the electronics industry would likely increase. However, to date, it has not been possible to make hermetically sealed, high-precision, high-voltage isolated amplifiers cheap enough to "grow the market" for the widespread use of such devices in low-cost electronic products. I couldn't.

過去において、大抵の絶縁増幅器は、絶縁バリヤとして
トロイド状変圧器を用いるかあるいは絶縁バリヤとして
光電デバイスを用いてきた。現在の技術の光電デバイス
は、その入力段と出力段との間に高置の電気絶縁を与え
るが、多くの応用例にとってはあまりにも高価であり、
あるいはその速度が遅すぎる。絶縁バリヤとしてフェラ
イトトロイド変圧器を用いている絶縁増幅器は、寸法が
大きく、ハイブリッド集積回路パンケージに集積するの
が困難であり、しかも非常に高価である。In the past, most isolation amplifiers have used toroidal transformers as the isolation barrier or optoelectronic devices as the isolation barrier. Current technology optoelectronic devices provide elevated electrical isolation between their input and output stages, but are too expensive for many applications.
Or it's too slow. Isolation amplifiers that use ferrite toroid transformers as isolation barriers are large in size, difficult to integrate into hybrid integrated circuit pancases, and are very expensive.

この型式の気密封止ハイブリッド集積回路絶縁増幅器は
まだ市販されていない。Hermetically sealed hybrid integrated circuit isolated amplifiers of this type are not yet commercially available.

米国特許第４，２９２，５９５号〔スミス（Ｓｍｉｔｈ
）］は、高電圧絶縁増幅器のための絶縁バリヤとしてコ
ンデンサを用いる概念を導入している。この特許に述べ
られている技術は、ハイブリッド集積回路基板上の大き
な面積を占めるであろう大容量（５０ピコファラッド）
コンデンサの使用を必要としており、従って実用的では
なかった。U.S. Patent No. 4,292,595 [Smith
) introduce the concept of using capacitors as isolation barriers for high voltage isolation amplifiers. The technology described in this patent requires a large capacitance (50 picofarads) that would occupy a large area on a hybrid integrated circuit board.
This required the use of a capacitor and was therefore impractical.

従来の絶縁増幅器には、絶縁バリヤに渡って小さなＡＣ
信号を結合し且つこれと同時に同一の入力段と出力段と
の間の絶縁バリヤに渡って大きな高電力ＤＣ信号を結合
するために別々のトロイド状変圧器を用いた絶縁増幅器
が知られている。このような回路は高価である。Traditional isolated amplifiers have a small AC voltage across the isolation barrier.
Isolation amplifiers are known that use separate toroidal transformers to combine signals and at the same time to couple large high power DC signals across an isolation barrier between the same input and output stages. . Such circuits are expensive.

先行技術において、フリンジコンデンサが述べられてい
る。例えば、米国特許第４．１８８，６５１号〔トーン
フェルト（Ｄｏｒｘｆｅｌｄ）外〕、第３．７６４，９
３８号〔バーンス（Ｂａｒｎｅｓ　）　）、第３．６７
５，０９５号〔レーマン（Ｌｅ　ｈｍａ？Ｌｎ　）　］
、及び第３，１０４，３７７号〔アレクサンダー（Ａ１
．ｚａｎ−ｄｇｒ）外〕は、互いにかみ合わされた共面
コンデンサ構造体を開示している。しかしながら、この
中のどれも、高電圧素子として開示されておらずまた、
絶縁増幅器のための高電圧（即ち、１５００ボルト以上
）の絶縁バリヤ構造体に有用ではない。In the prior art, fringe capacitors are mentioned. See, e.g., U.S. Pat.
No. 38 (Barnes), No. 3.67
No. 5,095 [Lehma?Ln]
, and No. 3,104,377 [Alexander (A1
．． ZAN-DGR) et al. disclose interdigitated coplanar capacitor structures. However, none of these are disclosed as high voltage devices, and
It is not useful for high voltage (i.e., greater than 1500 volts) insulating barrier structures for isolated amplifiers.

更に、この中のどれも、従来のハイブリッド集積回路製
造工程と適合していない。Furthermore, none of these are compatible with conventional hybrid integrated circuit manufacturing processes.

種々の多数キャビティ集積回路パッケージが、例えば、
米国特許第４，０３８，４８８号〔リン（Ｌｉｎ））に
示されているような技術において公知である。この参考
文献に開示されている構造体は、２つのキャビティの間
に絶縁バリヤが存在しないため、絶縁増幅器としては有
用ではない。この構造体についての記述された目的は、
この２つのキャビティの間の電気的結合を回避すること
である。Various multi-cavity integrated circuit packages are available, e.g.
It is known in the art as shown in US Pat. No. 4,038,488 (Lin). The structure disclosed in this reference is not useful as an isolation amplifier since there is no isolation barrier between the two cavities. The stated purpose of this structure is
The goal is to avoid electrical coupling between the two cavities.

要約 従って、本発明の目的は、絶縁バリヤとして共面フリン
ジコンデンサを用いた高電圧絶縁増幅器用の改良された
低コスト半導体パッケージを提供することにある。SUMMARY Accordingly, it is an object of the present invention to provide an improved low cost semiconductor package for a high voltage isolated amplifier using a coplanar fringe capacitor as an isolation barrier.

本発明の別の目的は、低コスト高電圧絶縁増幅器用の気
密封止半導体パッケージを提供することにちる。Another object of the invention is to provide a hermetically sealed semiconductor package for a low cost high voltage isolated amplifier.

本発明の別の目的は、従来のハイブリッド集積回路製造
工程と適合した製造工程を用いる低コスト高電圧絶縁増
幅器を提供することにある。Another object of the present invention is to provide a low cost high voltage isolated amplifier using a manufacturing process compatible with conventional hybrid integrated circuit manufacturing processes.

本発明の別の目的は、同一の回路内に高電圧小信号の容
量性絶縁バリヤと高電力絶縁バリヤとを含む改良された
半導体パッケージ構造体を提供することにある。Another object of the present invention is to provide an improved semiconductor package structure that includes a high voltage small signal capacitive isolation barrier and a high power isolation barrier in the same circuit.

簡単に述べると、本発明の１つの実施例してよれば、本
発明が提供するハイブリッド集積回路パッケージ構造体
は、絶縁基板の上に配設された平面コンデンサを含み、
該平面コンデンサが、上記基板上に配設された第１及び
第２金属フィルム導体であってそれらの間に容量性結合
を持つ精密に離間された平行部分を有する第１及び第２
金属フィルム導体、及び上記平行部分の上に且つ上記平
行部分の別々のセクションの間に配設された誘電体層、
を含んでおり、上記第１及び第２金属フィルム縛体の露
出した部分は、上記誘電体層を越えて延在しており、そ
して上記平面コンデンサの第１及び第２端子を形成して
いる。本発明の１つの記述実施例によると、上記第１及
び第２金属フィルム導体は、耐火性金属から成っており
、上記基板はセラミックであり、そして上記誘電体層は
、上記基板と共焼、成されたセラミック層を含み、これ
によってセラミック材料が上記第１及び第２金属フィル
ム導体間のスペースを充填して上記コンデンサの端子間
の高電圧でのアークを防止するようにしである。このセ
ラミック層は、第１及び第２キャビティを定める第１及
び第２開口部を含んでおり、これらの第１及び第２キャ
ビティの中に、高電圧絶縁増幅器の入力回路及び出力回
路が配設されている。これらの第１及び第２キャビティ
は、絶縁増幅器の絶縁バリヤを形成するコンデンサの両
側に配置されている。第１のコンデンサと共に、第２の
整合されたコンデンサが形成されている。Briefly stated, according to one embodiment of the present invention, the present invention provides a hybrid integrated circuit package structure including a planar capacitor disposed on an insulating substrate;
The planar capacitor includes first and second metal film conductors disposed on the substrate having precisely spaced parallel portions having capacitive coupling therebetween.
a metal film conductor and a dielectric layer disposed over the parallel portion and between separate sections of the parallel portion;
and wherein exposed portions of the first and second metal film restraints extend beyond the dielectric layer and form first and second terminals of the planar capacitor. . According to one described embodiment of the invention, the first and second metal film conductors are made of a refractory metal, the substrate is ceramic, and the dielectric layer is co-fired with the substrate. The capacitor includes a ceramic layer formed thereon such that a ceramic material fills the space between the first and second metal film conductors to prevent arcing at high voltages between the terminals of the capacitor. The ceramic layer includes first and second openings defining first and second cavities in which the input and output circuits of the high voltage isolated amplifier are disposed. has been done. These first and second cavities are placed on either side of a capacitor forming an isolation barrier of the isolation amplifier. A second matched capacitor is formed with the first capacitor.

これら両方のコンデンサの端子は、上記第１及び第２キ
ャビティ内へ延在しており、そして絶縁増幅器の入力段
及び出力段にそれぞれ電気的に接続されている。各コン
デンサの第１及び第２金属フィルム導体の端部は、一対
の概して螺旋状のトレースを定めており、これらトレー
スの端部は、そこに生じる電界を減少せしめ且つこれに
より電気的アークを防ぐたぬに丸くなっている。本発明
の別の実施例によると、絶縁増幅器のための絶縁バリヤ
を形成する第１及び第２コンデンサは、平行板コンデン
サである。本発明の別の実施例によると、絶縁増幅器の
入力段及び出力段は、１つの犬きなキャピテイの中に配
設されており、正方形トロイド変圧器が第１及び第２領
域間のキャビティ内に配設されている。この正方形トロ
イドは、複数の一次巻線を含んでおり、各々の一次巻線
の底部は、セラミック基板の上に配設された金属化スト
リップによって形成され、各々の巻線の残りの部分は、
トロイド上をループしそして隣接の金属化ストリップの
反対側の端部にワイヤボンディングされたワイヤボンデ
ィング導体によって形成され、これにより連続した一次
巻線を形成している。The terminals of both capacitors extend into the first and second cavities and are electrically connected to the input and output stages of the isolation amplifier, respectively. The ends of the first and second metal film conductors of each capacitor define a pair of generally helical traces, the ends of which reduce the electric field developed therein and thereby prevent electrical arcing. It's curled up in a ball. According to another embodiment of the invention, the first and second capacitors forming the isolation barrier for the isolation amplifier are parallel plate capacitors. According to another embodiment of the invention, the input and output stages of the isolation amplifier are arranged in one solid cavity, and a square toroid transformer is arranged in the cavity between the first and second regions. It is located in This square toroid includes a plurality of primary windings, the bottom of each primary winding being formed by a metallized strip disposed on a ceramic substrate, and the remaining portion of each winding being
It is formed by a wire bonded conductor looped over the toroid and wire bonded to the opposite end of an adjacent metallized strip, thereby forming a continuous primary winding.

この変圧器の二次巻側は、正方形トロイドの平行の反対
側のレッグの回りに同様の状態でもって形成されている
。この正方形トロイドの中心内には、一対の共面フリン
ジコンデンサが、絶縁層の下に形成されている。この構
造によって、フリンジコンデンサ絶縁バリヤに渡る小さ
なＡＣ信号の結合と及びトロイド状変圧器に渡る高電力
ＤＣ信号の結合とが可能になる。この正方形トロイド構
造によって、多数の一次巻線及び多数の二次巻線が与え
られ、これらの巻線は全て十分遠く離間されて−次巻線
と二次巻線との間の電気アークを防ぎ、これにより低コ
スト・ドライバ回路に至る非常に大きな絶縁電圧及び高
巻線インダクタンスを提供する。本発明の別の実施例に
よると、リードフレームには、絶縁増幅器の入力回路及
び絶縁増幅器の出力回路を支持するための別々のセクシ
ョンが配設されている。このリードフレームの２つのセ
クションの間には、一対の整合されたフリンジコンデン
サをその上に有する基板が懸架されている。The secondary winding side of this transformer is formed in a similar manner around parallel opposite legs of a square toroid. Within the center of this square toroid, a pair of coplanar fringe capacitors are formed beneath an insulating layer. This structure allows the coupling of small AC signals across the fringe capacitor isolation barrier and the coupling of high power DC signals across the toroidal transformer. This square toroid structure provides a large number of primary windings and a large number of secondary windings, all of which are spaced far enough apart to prevent electrical arcing between the primary and secondary windings. , which provides very large isolation voltages and high winding inductances leading to low cost driver circuits. According to another embodiment of the invention, the lead frame is provided with separate sections for supporting the isolation amplifier input circuit and the isolation amplifier output circuit. Suspended between the two sections of the lead frame is a substrate having a pair of matched fringe capacitors thereon.

これらフリンジコンデンサの端子を適当な入力及び出力
回路へワイヤボンディングした後、この回路及びリード
フレームの支持部分は、プラスチックの中に封入される
。After wire bonding the terminals of these fringe capacitors to the appropriate input and output circuitry, the circuitry and supporting portions of the lead frame are encapsulated in plastic.

実施例 図面について特に第１図及び第２図について説明する。Example The drawings will be specifically explained with reference to FIGS. 1 and 2.

絶縁増幅器パッケージ１は、その両端に第１キャビティ
３及び第２キャビティ４を有するセラミック体２を含ん
でいる。セラミック体２の中間領域１６がキャピテイ３
及び４を分離している。The isolated amplifier package 1 includes a ceramic body 2 having a first cavity 3 and a second cavity 4 at both ends thereof. The intermediate region 16 of the ceramic body 2 is the cavity 3
and 4 are separated.

セラミック体２は、第１Ａ図に最もよく示されているラ
ミネート構造から成っている。より詳細には、セラミッ
ク体２は、参照数字２Ａ、２Ｂ。Ceramic body 2 consists of a laminate structure best shown in FIG. 1A. More specifically, the ceramic body 2 is designated by reference numerals 2A, 2B.

２Ｃ１及び２Ｄによって指示されたアルミナのラミネー
トされた４層を含んでいる。上の２層２Ｃ及び２Ｄの開
口は、キャピテイ３及び４を定めている。層２Ａ及び２
Ｃの中間部の間には、第１及び第２フリンジコンデンサ
１０及び１３がサンドイッチ状にはさまっている。Contains four laminated layers of alumina designated 2C1 and 2D. Openings in the top two layers 2C and 2D define cavities 3 and 4. Layers 2A and 2
First and second fringe capacitors 10 and 13 are sandwiched between the intermediate portions of C.

キャピテイ３の中には、第６図に全てが示されている、
エンコーダ７５（第６図参照）及びエンコーダ７５の出
力に接続された入力を有する差動ドライバ回路７６が配
設されている。差動ドライバ７６の一方の出力は、フリ
ンジコンデンサ１０の端子１１に接続されている。差動
ドライバ７６の相補出力は、フリンジコンデンサ１３の
端子１４に接続されている。フリンジコンデンサ１０の
第２端子１２は、差動増幅器７７の正の入力に接続され
ている。フリンジコンデンサ１３の第２端子は、差動増
幅器７７の負の入力に接続された端子１５を有している
。第２キャビティ４の中には、差動増幅器７７．２つの
比較器７８及び７９、及びデコーダ８０が配設されてい
る。第６図に示されている回路の詳細な構造及び詳細な
動作原理については、ンンマービル（Ｓｏｍｍｇｒ　ｖ
ｉ　ｌ　ｌ　ｇ　）の特許出願に述べられている。Inside Capity 3, everything is shown in Figure 6.
An encoder 75 (see FIG. 6) and a differential driver circuit 76 having an input connected to the output of encoder 75 are provided. One output of the differential driver 76 is connected to the terminal 11 of the fringe capacitor 10. Complementary outputs of differential driver 76 are connected to terminal 14 of fringe capacitor 13. The second terminal 12 of the fringe capacitor 10 is connected to the positive input of the differential amplifier 77. A second terminal of the fringe capacitor 13 has a terminal 15 connected to the negative input of the differential amplifier 77. A differential amplifier 77, two comparators 78 and 79, and a decoder 80 are arranged in the second cavity 4. The detailed structure and detailed operating principle of the circuit shown in FIG.
i l l g ) patent application.

フリンジコンデンサ１０の構成は、第２図に最もよく示
されている。フリンジコンデンサ１０は、２つの概して
細長く延びた螺旋状の等間隔に離間されている金属導体
１８及び２０を含んでいる。The configuration of fringe capacitor 10 is best shown in FIG. Fringe capacitor 10 includes two generally elongated helical equally spaced metal conductors 18 and 20.

各々の導体は、アルミナ層２Ａの上面に配設されており
、この層とアルミナ層２Ｃの中間部１６の間にサンドイ
ッチ状にはさまれている。導体１８は、層２Ｃの部分１
６によって被覆されている部分１８Ａと、及びセクショ
ン１６を越えてキャピテイ３内に延在しフリンジコンデ
ンサ１０の端子１１を形成している部分と、を有してい
る。導体１８はまた、拡大円形端部１９を有しており、
これによりそこに生じる電界を減少させている。Each conductor is disposed on the top surface of the alumina layer 2A and sandwiched between this layer and the intermediate portion 16 of the alumina layer 2C. Conductor 18 is part 1 of layer 2C.
6 and a portion extending into the cavity 3 beyond the section 16 and forming the terminal 11 of the fringe capacitor 10. The conductor 18 also has an enlarged circular end 19;
This reduces the electric field generated there.

フリンジコンデンサ１０はまた、導体１８と平行な部分
を有する第２の延びた導体２０を含んでいる。導体２０
は、拡大円形端部２１を有しており、この端部もまた、
そこに生じる電界を減少させるために丸くなっている。Fringe capacitor 10 also includes a second elongated conductor 20 having a portion parallel to conductor 18. conductor 20
has an enlarged circular end 21 which also
It is rounded to reduce the electric field created there.

導体２０の部分２０Ａは、層２Ｃの部分１６を越えてキ
ャピテイ４内に延在しており、これによりフリンジコン
デンサ１０の端子１２を形成している。Portion 20A of conductor 20 extends into cavity 4 beyond portion 16 of layer 2C, thereby forming terminal 12 of fringe capacitor 10.

同様にして、第２フリンジコンデンサ１３は、第１共面
金属導体２１及び第２共面金属導体２２を有しており、
これらの導体の各々は、平行部分を有しており、そして
拡大円形端部で終端して、これによりそこに生じる電界
を減少している。導体２１は、層２Ａの部分１６の下を
延びてキャビティ３内に達し、端子１４を形成している
。導体２２は、キャビティ４内へ延在しており、これに
よりフリンジコンデンサ１３の端子１５を形成している
。Similarly, the second fringe capacitor 13 has a first coplanar metal conductor 21 and a second coplanar metal conductor 22,
Each of these conductors has parallel sections and terminates in enlarged circular ends, thereby reducing the electric field created therein. Conductor 21 extends beneath portion 16 of layer 2A into cavity 3 and forms terminal 14. The conductor 22 extends into the cavity 4 and thereby forms the terminal 15 of the fringe capacitor 13.

ハイブリッド集積回路においては通常のことではあるが
、セラミック層２Ａの上面には多数の他の金属導体が形
成されており、これによりその中の種々のチップの間の
相互接続を行なっている。As is usual in hybrid integrated circuits, a number of other metal conductors are formed on the top surface of ceramic layer 2A to provide interconnections between the various chips therein.

例えば、導体２４は、セラミック体２の側部にろう付け
されたリード５（第１図）等のパッケージリードへの導
電経路を形成している。正方形リング２５．２６、及び
２７は、３つの集積回路ダイをセラミックＩＪ　２　Ａ
の表面に接着するための場所である。導体２３等のエツ
ジ導体によってリード５への電気的接続が容易になる。For example, conductor 24 forms a conductive path to a package lead, such as lead 5 (FIG. 1) brazed to the side of ceramic body 2. Square rings 25, 26, and 27 attach three integrated circuit die to ceramic IJ2A
It is a place for adhesion to the surface. Edge conductors such as conductor 23 facilitate electrical connection to lead 5.

第１図、第１Ａ図、第２図、及び第６図に示されている
絶縁増幅器集積回路を製作する方法は、アルミナ層２Ａ
の上面に第２図に示さり、たタングステン金属化パター
ンを印刷することである。また、キャビティ開口部３及
び４が層２Ｃ及び２Ｄに穿孔された後、第１図に示され
るような２つのカバーシールリング７１及び７２がアル
ミナ層２Ｄの］ＪＩ部に形成される。その金属化パター
ンが層２Ａ及び２Ｄの上にスクリーンされた後、これら
４つの層２Ａ−２Ｄが互いにプレスされる。The method for fabricating the isolated amplifier integrated circuits shown in FIGS. 1, 1A, 2, and 6 is to
The tungsten metallization pattern shown in FIG. 2 is printed on the top surface of the tungsten metallization pattern. Also, after the cavity openings 3 and 4 are drilled in the layers 2C and 2D, two cover seal rings 71 and 72 as shown in FIG. 1 are formed in the ]JI part of the alumina layer 2D. After the metallization pattern is screened onto layers 2A and 2D, these four layers 2A-2D are pressed together.

この金属化パターンは、タングステン又は他の高温耐火
金属から形成される。実際には、これらのセラミック層
は、約２０ミル（約０．５１ｍ１）の厚さしか有してい
ない。This metallization pattern is formed from tungsten or other high temperature refractory metal. In practice, these ceramic layers are only about 20 mils thick.

タングステン金属化パターンが上にスクリーンされたこ
れら４つの層が、整合されて共にプレスされた後、これ
らの層は、当業者には公知のプロセスによって約２００
０℃において「共焼成コされる。After these four layers, with the tungsten metallization pattern screened onto them, are aligned and pressed together, the layers are separated by approximately 200 mm by a process known to those skilled in the art.
Co-fired at 0°C.

タングステン金属化パターンは、無電解金属メッキ法を
用いてニッケルメッキされる。この無電解金属メッキ法
については公知であるため、本明細書では詳細には触れ
ない。ニッケルメッキはまた、セラミック体２のエツジ
において第１図の参照数字８によって指示された矩形領
域にも行なわれ、これによりこの後リード５をそこにろ
う付けできるようにする。The tungsten metallization pattern is nickel plated using an electroless metal plating method. Since this electroless metal plating method is well known, it will not be discussed in detail in this specification. Nickel plating is also carried out on the edges of the ceramic body 2 in the rectangular area indicated by the reference numeral 8 in FIG. 1, so that the leads 5 can then be brazed thereto.

この手順における次の工程は、適当なリードフレームに
接続されている諸リード５をニッケル取付は領域８に整
合することである。ここで銘記すヘキことは、各リード
フレームは、キャビティ３とキャビティ４に整合される
リードの２つのグループを含んでいるが、中間領域１６
にはリード線が何も付けられないことである。この離間
は、エンコーダ７５及び差動ドライバ７６を含む入力段
と差動増幅器７７、比較器７８及び７９、及びデコーダ
８０を含む出力段との間の電気的アークを防ぐのに必要
である。The next step in this procedure is to align the leads 5 with the nickel attachment areas 8, which are connected to the appropriate lead frame. It should be noted here that each lead frame contains two groups of leads aligned in cavity 3 and cavity 4, but not in the intermediate region 16.
No lead wires can be attached to the. This spacing is necessary to prevent electrical arcing between the input stage, which includes encoder 75 and differential driver 76, and the output stage, which includes differential amplifier 77, comparators 78 and 79, and decoder 80.

この製造プロセスにおける次の工程は、リード５の拡大
ヘッド７をセラミック体２０両［Ｓのニッケルメッキ取
付領域８にろう付けすることである。第１Ａ図の参照数
字８２は、ろう付は点を示す。The next step in this manufacturing process is to braze the enlarged head 7 of the lead 5 to the nickel plated attachment area 8 of the ceramic body 20. Reference numeral 82 in FIG. 1A indicates a brazing point.

次の工程は、露出しているニッケル及びリード金属化部
の全てに金メッキすることである。２つのリードフレー
ムの１つに接続されていない金属化領域がどちらかのキ
ャビティの中に存在する場合は、１つが電解で且つ１つ
が無電解である金メツキ工程が必要となる。電解金メッ
キ手順及び無電解金メツキ手順は両方共、当業者にとっ
ては公知であるため、本明細書では詳細には触れない。The next step is to gold plate all of the exposed nickel and lead metallization. If there are metallized areas in either cavity that are not connected to one of the two lead frames, one electrolytic and one electroless gold plating process is required. Both electrolytic and electroless gold plating procedures are well known to those skilled in the art and will not be discussed in detail herein.

しかしながら、電解金メッキの方が優れており、できる
だけ多くの金属化部分をこれでメッキするのに用いる。However, electrolytic gold plating is superior and is used to plate as much of the metallized area as possible.

キャビティ３及び４の中の露出した金属化部分の全てが
メッキされると、第６図に示される諸素子を含む種々の
モノリシック集積回路チップが、ダイボンディング領域
２５．２６、及び２７（第２図）にダイボンディングさ
れる。ダイボンディングが完了した後、この集積回路チ
ップのポンディングパッドが、キャビティ３及び４内の
種々の金属化導体２４の内側端部にワイヤボンディング
される。Once all of the exposed metallization in cavities 3 and 4 has been plated, the various monolithic integrated circuit chips containing the elements shown in FIG. (Fig.) is die-bonded. After die bonding is completed, the bonding pads of this integrated circuit chip are wire bonded to the inner ends of the various metallized conductors 24 within cavities 3 and 4.

次に、金属カバーが、環状ハンダ予備成形物を用いてシ
ールリング７１及び７２に取り付けられる。これは、本
明細書では詳細に述べる必要がない従来の工程である。A metal cover is then attached to seal rings 71 and 72 using annular solder preforms. This is a conventional process that does not need to be discussed in detail here.

第２図に示されている金属化ラインの幅は、１０ミルＭ
、２５罰）であり得る。この絶縁増幅器の入力段と出力
段との間に約１５００ボルトの絶縁が望ましい場合は、
フリンジコンデンサ１０を形成するこれらの導体間の分
離即ち離間の量は、２０ミル鳥、　５１　ｙｎｍ　）で
あり得る。約３５００ボルトより大きい絶縁が必要な場
合、導体１８と２０との間の離間の量は、約２５ミル＾
、６４ｍπ）とすべきである。The width of the metallization line shown in Figure 2 is 10 mils.
, 25 penalties). If approximately 1500 volts of isolation is desired between the input and output stages of this isolated amplifier,
The amount of separation or spacing between these conductors forming fringe capacitor 10 may be 20 mils (51 ynm). If insulation greater than about 3500 volts is required, the amount of separation between conductors 18 and 20 should be about 25 mils.
, 64mπ).

第２図の基板１６の長さは、本発明のこの実施例におい
ては１．２インチ（約３．１　ｃｍ　）であり、その幅
は０．６インチ（約１．５ｃｍ）である。キャビティ３
と４との間の中心部分の幅は、０．３８インチ（約０．
９７ｃｒＩＬ）である。The length of substrate 16 in FIG. 2 is 1.2 inches (approximately 3.1 cm) in this embodiment of the invention, and its width is 0.6 inches (approximately 1.5 cm). Cavity 3
The width of the center portion between and 4 is approximately 0.38 inches.
97crIL).

ニッケルメッキの厚さは、通常、５０マイクロインチ（
約０．００１３ｍｍ　）であり、その上の金メッキの厚
さは、通常、３０マイクロインチ（約０．０００７６ｍ
５）である。金属のふたをシールリング７１及び７２に
気密封止するのに、金／スズ・ハンダリングが通常用い
られる。上記の構造は、他の金属化経路が形成される同
一のスクリーン工程の間に、この絶縁バリヤ・フリンジ
コンデンサ１０及び１３を形成することができるという
利点を有している。上記のパッケージを製作する工程と
の唯一の相違は１１種々の金属化パターン及びキャビテ
ィを定めるために穿孔された穴のパターンの形状にある
ため、付加的なプロセス工程は必要とされない。これら
のフリンジコンデンサ：ま、同一容量を有する平行板コ
ンデンサよりも犬くの基板面積を必要とするが、このセ
ラミック体においてこれら２つのキャビティ３及び４を
分離することが好ましいため、いずれにしても有効に用
いられない基板面積が与えられ６゜ ２０ミル（約０．５１ｍｍ）の離間を有するフリンジコ
ンデンサの容量は、１インチ（２，５４ＣＩｒＬ）当り
約３ピコファラッドである。ソンマービルの特許出願に
説明されているように、それに開示された絶縁増幅器回
路の正確な性能は、絶縁バリヤ・フリンジコンデンサ１
０及び１３の約３ピコファラッドの容量によってしか得
られない。これら２つのフリンジコンデンサは、それら
の絶対値が約±２０％変化することがあっても、精密に
整合される。The thickness of nickel plating is typically 50 microinches (
(approximately 0.0013 mm), and the thickness of the gold plating thereon is typically 30 microinches (approximately 0.00076 mm).
5). Gold/tin soldering is typically used to hermetically seal the metal lid to seal rings 71 and 72. The structure described above has the advantage that the insulating barrier fringe capacitors 10 and 13 can be formed during the same screening process in which the other metallization paths are formed. No additional process steps are required since the only difference from the process of making the package described above is in the shape of the various metallization patterns and the pattern of holes drilled to define the cavities. These fringe capacitors: Well, they require a lot more board area than parallel plate capacitors with the same capacitance, but since it is preferable to separate these two cavities 3 and 4 in this ceramic body, they are used anyway. The capacitance of a fringe capacitor with a spacing of 6° and 20 mils, given the unused board area, is about 3 picofarads per inch. As explained in the Sommerville patent application, the precise performance of the isolated amplifier circuit disclosed therein is based on the isolation barrier fringe capacitor 1
0 and 13 with capacities of approximately 3 picofarads. These two fringe capacitors are precisely matched even though their absolute values may vary by about ±20%.

上記の発明は、気密パッケージ構造のハイブリッドＩＣ
プロセス適合の低コスト高電圧絶縁増幅器を提供する。The above invention is a hybrid IC with an airtight package structure.
A process compatible low cost high voltage isolated amplifier is provided.

現在に至るまで、斯かる製品は、如何なる製造業者によ
っても市販されていない。To date, such products are not commercially available from any manufacturer.

上記のデュアルキャビティ・フリンジコンデンサ絶縁バ
リヤ構造は、本発明の好ましい実施例ではあるが、第３
図に示すように、共面フリンジコンデンサの代わりに平
行板コンデンサを用いることも可能である。Although the dual cavity fringe capacitor isolation barrier structure described above is a preferred embodiment of the invention, the third
As shown in the figure, it is also possible to use parallel plate capacitors instead of coplanar fringe capacitors.

第３図において、図示されたタングステンパターンを３
つのセラミック層３０．３５、及び４０にスクリーンし
、セラミック層３５及び４０に図示の開口部３及び４を
切開した後、これら３つのセラミック層３０．３５、及
び４０は共焼成される。より詳細に説明すると、参照数
字３１及び３２は、２つの絶縁バリヤコンデンサ１０及
び１３（第６図）のタングステン下部板・をそれぞれ示
している。これらの薄い延長部は、キャビティ３内へ延
在している。In FIG. 3, the illustrated tungsten pattern is
After screening the two ceramic layers 30, 35 and 40 and cutting the illustrated openings 3 and 4 in the ceramic layers 35 and 40, these three ceramic layers 30, 35 and 40 are co-fired. More specifically, reference numerals 31 and 32 designate the tungsten bottom plates of the two insulating barrier capacitors 10 and 13 (FIG. 6), respectively. These thin extensions extend into the cavity 3.

中間のセラミック層３５の開口部３及び４は、上記のキ
ャビティ３及び４を定めている。タングステン金属化層
３６及び３７は、それら２つの絶縁バリヤコンデンサの
上部板と、フィードスルー・ホール３８及び３９への右
方向延長部とをそれぞれ定めており、これらフィードス
ルー・ホール内にはセラミック基板３０の上の点４３及
び４２にそれぞれ接続を行うためにタングステンフィー
ドスルーが設けられる。最上部のセラ１ミック層４０は
、その中にキャビティ３及び４を定める２つの開口部３
及び４を有している。第１図の所で前述したように、セ
ラミック層４０の上面には、タングステン・シールリン
グ７１及び７２がスクリーンされる。このタングステン
「インク」スクリーンプロセスの間、フィードスルー・
ホール３８及び３９は、タングステンで満たされ、これ
により、上の容量板３６及び３７及び下の導体４２及び
４３と電気的に連続する電気フィードスルーを提供する
。このアセンブリは、約２０００℃でもって共焼成され
る。この後の工程は、第１図の実施例について上述した
のと全く同様に行なわれる。Openings 3 and 4 in the intermediate ceramic layer 35 define the cavities 3 and 4 mentioned above. Tungsten metallization layers 36 and 37 define the top plate of the two insulating barrier capacitors and rightward extensions to feedthrough holes 38 and 39, respectively, within which the ceramic substrate Tungsten feedthroughs are provided to make connections at points 43 and 42 above 30, respectively. The top ceramic layer 40 has two openings 3 defining cavities 3 and 4 therein.
and 4. As previously discussed in connection with FIG. 1, the top surface of ceramic layer 40 is screened with tungsten seal rings 71 and 72. During this tungsten “ink” screen process, the feedthrough
Holes 38 and 39 are filled with tungsten, thereby providing electrical feedthroughs for electrical continuity with capacitive plates 36 and 37 above and conductors 42 and 43 below. This assembly is co-fired at approximately 2000°C. The subsequent steps are carried out exactly as described above for the embodiment of FIG.

本発明のこの実施例は、第１図のフリンジコンデンサを
用いて達成されるより高い値の絶縁バリャコンデンサ１
０及び１３が必要力場合に有用となる。This embodiment of the invention provides a higher value isolation barrier capacitor 1 than is achieved using the fringe capacitor of FIG.
0 and 13 are useful when the required force is required.

第４図及び第５図について説明する。これらの図には、
本発明の別の実施例が示されており、この実施例におい
ては、キャビティが１つしか配設されていない。そして
、このキャビティの中には、絶縁増幅器回路の入力段と
出力段が両方共封入されている。本発明のこの実施例は
、２つの絶縁バリヤ回路を含んでおり、その第一の回路
は、フリンジコンデンサ５８及び５９を含んでおり、こ
れらのコンデンサは上記のコンデンサと実質的に類似の
構造を有している。即ち、各々は、絶縁増幅器の入力段
の領域内に延在している１つの端子、及び絶縁増幅器出
力回路の領域内に延在している別の端子を有するように
形成されている。本発明によると、高度の電気的絶縁（
少なくとも１５００ボルト）が維持された状態で、絶縁
増幅器の入力段と出力段との間には小さな信号又はＡＣ
信号が結合される。4 and 5 will be explained. These diagrams include
Another embodiment of the invention is shown, in which only one cavity is provided. Both the input stage and the output stage of the isolated amplifier circuit are enclosed within this cavity. This embodiment of the invention includes two isolation barrier circuits, the first of which includes fringe capacitors 58 and 59, which have a substantially similar structure to the capacitors described above. have. That is, each is formed with one terminal extending into the area of the isolated amplifier input stage and another terminal extending into the area of the isolated amplifier output circuit. According to the invention, a high degree of electrical insulation (
A small signal or AC voltage between the input and output stages of the isolated amplifier is
The signals are combined.

第４図及び第５図において、フリンジコンデンサ構造体
５８及び５９は、正方形フェライトトロイド６７によっ
て囲まれている正方形領域内に形成されている。この正
方形トロイド６７は、フリンジコンデンサ５８及び５９
を形成する螺旋状導体の間のスペースを覆い且つ充填す
る薄い層のガラス・パッシベーション６０の上に載置さ
れている。このガラス・パッシベーション６０はまた、
米国特許第４，１０３，２６７号〔オルシェラスキー（
Ｏｌｓｃｈｅｗｓｋｉ　）　：ｌの教示によって、セラ
ミック基板４６上に形成された複数の共面導電ストリッ
プ６５及び６６を覆っている。共面導電ストリップ６５
は、正方形トロイド６７を含む絶縁変圧器の二次巻線の
底部を形成している。共面導体６６は、この変圧器の一
次巻線の底部を形成している。図示されている金属化パ
ターンは、第１図及び第３図のデバイスのよ５にアセン
ブリが共焼成されないため、タングステンでなく金から
形成されている。セラミツク基板４６０衣面に形成され
ている種々の金属化パターンは、全体的には、第１図の
所で前述した通りであるが、ＤＣ信号を一次巻線に結合
するために多数の電界効果トランジスタ５７が配設され
ている。二次巻線は、共面ストリップ６５及び複数のボ
ンディングワイヤ・ループ６８から形成されており、ル
ープ６８の各々は、導体６５の少なくとも１つと接続し
且つ正方形トロイド６７の頂部を輪で囲むようにワイヤ
ボンディングされている。これらの導体６８の大部分は
、隣接する共面導体６５の反対側の端に接続されている
。ワイヤボンディング・ループ６９は同様にして、隣接
する共面導体６６の反対側の端にワイヤボンディングさ
れており、これにより、トロイド６７０反対の平行レッ
グの回りに連続−次巻線を形成している。4 and 5, fringe capacitor structures 58 and 59 are formed within a square area surrounded by a square ferrite toroid 67. In FIGS. This square toroid 67 has fringe capacitors 58 and 59
It rests on a thin layer of glass passivation 60 that covers and fills the spaces between the helical conductors forming the conductors. This glass passivation 60 also has
U.S. Patent No. 4,103,267 [Orshelaski (
over a plurality of coplanar conductive strips 65 and 66 formed on a ceramic substrate 46 according to the teachings of Olschewski):l. Coplanar conductive strip 65
forms the bottom of the secondary winding of the isolation transformer, which includes a square toroid 67. A coplanar conductor 66 forms the bottom of the transformer's primary winding. The illustrated metallization pattern is formed from gold rather than tungsten because the assembly is not co-fired as in the devices of FIGS. 1 and 3. The various metallization patterns formed on the surface of the ceramic substrate 460 are generally as described above in connection with FIG. A transistor 57 is provided. The secondary winding is formed from a coplanar strip 65 and a plurality of bonding wire loops 68, each loop 68 connected to at least one of the conductors 65 and looped around the top of the square toroid 67. Wire bonded. Most of these conductors 68 are connected to opposite ends of adjacent coplanar conductors 65. Wire bonding loops 69 are similarly wire bonded to the opposite ends of adjacent coplanar conductors 66, thereby forming successive-order windings around opposite parallel legs of toroid 670. .

電界効果トランジスタ、例えば５７は、上記のようにし
て形成される変圧器の一次巻線を発振器５６に応答して
切り換えるのに用いられる。この電圧−周波数コンバー
タは、ンンマービルの％許出願に詳細に述べられており
、参照数字５０及び５５によって指示され、フェーズロ
ックループ・エンコーダ回路は、参照数字５４によって
説明されている。基板４６の周辺上面部には、化ラミッ
ク壁４７が取り付けられている。キャビティを封入する
ために、セラミック壁４７の上部エツジには、適当なセ
ラミック（図示せず）がエポキシによって接着されてい
る。A field effect transistor, e.g. 57, is used to switch the primary winding of the transformer formed as described above in response to the oscillator 56. This voltage-to-frequency converter is described in detail in the Numberville patent application and is designated by reference numerals 50 and 55, and the phase-locked loop encoder circuit is illustrated by reference numeral 54. A laminated laminated wall 47 is attached to the upper surface of the periphery of the substrate 46 . A suitable ceramic (not shown) is bonded by epoxy to the upper edge of the ceramic wall 47 to enclose the cavity.

本明細書に引用した米国特許第４，１０３，２６７号に
述べられているように、トロイド６７は、共面導体６５
及び６６の中心部分の上に存在しているパッシベーショ
ンの上部表面に接着されている。As described in U.S. Pat. No. 4,103,267, incorporated herein by reference, toroid 67 includes
and 66 are bonded to the upper surface of the passivation present over the central portion.

このトロイドは、ボンディングループがこのトロイドと
短絡しないように絶縁コーティングによって覆われてい
る。This toroid is covered with an insulating coating to prevent the bonding loop from shorting with the toroid.

第７図は、本発明の更に別の実施例を示しており、この
実施例において、リードフレーム８４に、２つのセクシ
ョン８５及び８６が設けられている。FIG. 7 shows yet another embodiment of the invention in which lead frame 84 is provided with two sections 85 and 86.

セクション８５内には複数のリード５が延在している。A plurality of leads 5 extend within section 85 .

セクション８６内には複数のり−ド６が延在している。A plurality of stairs 6 extend within the section 86.

予め製造されたセラミック基板８５には、任意の適当な
技術によって、上記の種類の３ピコファランド・フリン
ジコンデンサ１０及び１３がその上に形成されている。A prefabricated ceramic substrate 85 has three picofarand fringe capacitors 10 and 13 of the type described above formed thereon by any suitable technique.

パッシベーション層（図示せず）が、端子１１．１２．
１４、及び１５を形成している端部部分を除いて、フリ
ンジコンデンサ１０及び１３を覆っている。セラミック
基板８５が、各々のセクション８５及び８６の内部部材
に接着されており、これにより、その間の開口ギャップ
にまたがっている。電圧−周波数コンバータ・チップ５
０及び５６並びにフェーズロツクループ回路５５を含む
適当な絶縁増幅器回路が、領域８５及び８６における金
属部材の種々の部材にダイボンディングされている。図
示のように、種々のチップとフリンジコンデンサ端子と
の間のワイヤボンディングを含む、適当なワイヤボンデ
ィングが行なわれている。従って、回路の全ては、適当
な移送成形作業によってプラスチック内に封入され、リ
ードフレームの未使用部分が除去される。本発明のこの
実施例によって、より低コストのプラスチック封入絶縁
増幅器が提供される。しかしながら、その絶縁破壊電圧
は、本発明の先に述べた実施例よりも低い。A passivation layer (not shown) connects the terminals 11.12.
It covers the fringe capacitors 10 and 13 except for the end portions forming 14 and 15. A ceramic substrate 85 is bonded to the internal members of each section 85 and 86, thereby spanning the aperture gap therebetween. Voltage-frequency converter chip 5
Suitable isolated amplifier circuits, including 0 and 56 and phase-locked loop circuit 55, are die bonded to various members of the metal member in regions 85 and 86. Suitable wire bonds are provided as shown, including wire bonds between the various chips and the fringe capacitor terminals. All of the circuitry is then encapsulated in plastic by a suitable transfer molding operation and the unused portions of the lead frame are removed. This embodiment of the invention provides a lower cost plastic encapsulated isolation amplifier. However, its breakdown voltage is lower than the previously described embodiments of the invention.

以上、本発明はその幾つかの特定の実施例につ℃・て述
べてきたが、指業者は、本発明の精神及び範囲から逸脱
することなく本発明のこれらの実施例に対して種々の修
正を行うことが可能であろう。Although the present invention has been described in terms of several specific embodiments thereof, those skilled in the art will appreciate that various modifications may be made to these embodiments without departing from the spirit and scope of the invention. It would be possible to make modifications.

同一の結果を達成するために実質的に同一の機能を実質
的に同一の方法によって実施するという点で本明細書に
述べられたパッケージと同等のパッケージは、本発明の
範囲内にあるとみなすべきであることが意図される。例
えば、本明細書に述べたもの以外の絶縁基板材料を用い
ることができる。Packages that are equivalent to those described herein in that they perform substantially the same functions in substantially the same manner to achieve the same results are considered to be within the scope of this invention. It is intended that it should. For example, insulating substrate materials other than those described herein can be used.

タングステン以外の耐火材料を、第１図及び第３図の実
施例に対して用いることができる。Refractory materials other than tungsten can be used for the embodiments of FIGS. 1 and 3.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明に係る絶縁増幅器パッケージの斜視図
、第１Ａ図は、第１図の切断線１−１に沿って取った断
面図。第２図は、第１図のパッケージの一部切欠平面図
。第３図は、本発明に係る代替絶縁増幅器の分解斜視図
。第４図は、正方形トロイド変圧器絶縁バリヤ及び共面
フリンジコンデンサ絶縁バリヤを含む単一キャピテイ絶
縁増幅器パッケージの斜視図。第５図は、第４図の単一
キャビティパッケージの詳細な平面図。第６図は、第１
図の高電圧パッケージに含まれる絶縁増幅器のブロック
図。第７図は、一対のフリンジコンデンサを支持する基
板が、絶縁増幅器のリードフレームの別々の部分に悪果
されている、本発明に係る代替の実施例を示す平面図。 １・・・絶縁増幅器パッケージ、２・・・セラミック体
、３・・・第１キャビティ、　　　４・・・第２キャビ
ティ、２Ａ、２Ｂ１２Ｃ，２Ｄ・・・アルミナ・ラミネ
ート層、５．６・・・リード、　　　　　７・・・拡大
ヘッド、訃・・ニッケルメッキ取付は領域、 １０．１３・・・フリンジコンデンサ、１１．１２．１
４．１５・・・端子、 ７１．７２・・・刀バーシールリング、７５・・・エン
コーダ、　　７６・・・差動ドライバ回路、７７・・・
差動増幅器、　７８．７９・・・比較器、８０・・・デ
コーダ、 １８．２０．２１．２２・・・金属導体、２５．２６．
２７・・・正方形リング、３０．３５．４０・・・セラ
ミック層、３６．３７・・・タングステン金属化層、３
８．３９・・・フィードスルー・ホール、５８．５９・
・・フリンジコンデンサ、６０・・・パンシベーション
、 ６５．６６・・・共面導電ストＩＪツブ、６７・・・正
方形フェライトトロイド、６８．６９・・・ボンデイン
グワ・イヤループ（外５名）FIG. 1 is a perspective view of an isolated amplifier package according to the present invention, and FIG. 1A is a cross-sectional view taken along section line 1--1 in FIG. 2 is a partially cutaway plan view of the package shown in FIG. 1; FIG. FIG. 3 is an exploded perspective view of an alternative isolation amplifier according to the present invention. FIG. 4 is a perspective view of a single-capacity isolation amplifier package including a square toroid transformer isolation barrier and a coplanar fringe capacitor isolation barrier. FIG. 5 is a detailed plan view of the single cavity package of FIG. 4; Figure 6 shows the first
Block diagram of the isolation amplifier included in the high voltage package shown. FIG. 7 is a plan view of an alternative embodiment of the present invention in which the substrate supporting a pair of fringe capacitors is mounted on separate portions of an isolated amplifier lead frame. DESCRIPTION OF SYMBOLS 1... Isolated amplifier package, 2... Ceramic body, 3... First cavity, 4... Second cavity, 2A, 2B12C, 2D... Alumina laminate layer, 5.6... Lead, 7... Enlarged head, End... Nickel plated mounting area, 10.13... Fringe capacitor, 11.12.1
4.15...Terminal, 71.72...Sword bar seal ring, 75...Encoder, 76...Differential driver circuit, 77...
Differential amplifier, 78.79...Comparator, 80...Decoder, 18.20.21.22...Metal conductor, 25.26.
27... Square ring, 30.35.40... Ceramic layer, 36.37... Tungsten metallized layer, 3
8.39...Feedthrough hole, 58.59.
... Fringe capacitor, 60 ... Pansivation, 65.66 ... Coplanar conductive strip IJ tube, 67 ... Square ferrite toroid, 68.69 ... Bonding wire earloop (5 people)

Claims (16)

【特許請求の範囲】[Claims] （１）ハイブリッド集積回路における平面コンデンサに
おいて、 （ａ）セラミック基板、 （ｂ）上記基板上の第１及び第２金属フィルム導体であ
つて、各々が他方への所定の容量性結合を有する密接に
且つ精密に離間された平行部分を有する第１及び第２金
属フィルム導体、 （ｃ）上記平行部分上の及び上記平行部分間の基板上の
誘電体層、及び （ｄ）上記平面コンデンサの第１及び第２端子をそれぞ
れ形成する、上記誘電体層を越えて延在した上記第１及
び第２金属フィルム導体の露出部分、を組み合わせて含
むことを特徴とする平面コンデンサ。(1) In a planar capacitor in a hybrid integrated circuit, comprising: (a) a ceramic substrate; (b) first and second metal film conductors on said substrate, each closely spaced with a predetermined capacitive coupling to the other; and (c) a dielectric layer on the substrate on and between the parallel portions; and (d) a first of the planar capacitors. and exposed portions of the first and second metal film conductors extending beyond the dielectric layer, each forming a second terminal. （２）上記誘電体層が厚膜ガラス層を含むこと、を特徴
とする特許請求の範囲第１項に記載のハイブリッド集積
回路における平面コンデンサ。(2) A planar capacitor in a hybrid integrated circuit according to claim 1, wherein the dielectric layer includes a thick glass layer. （３）上記第１及び第２金属フィルム導体が耐火金属で
あり、上記誘電体層が、上記第１及び第２金属フィルム
導体の平行部分の間のスペースをセラミックでもつて充
填するために上記セラミック基板及び上記耐火金属と共
に共焼成されるセラミック層を含むこと、を特徴とする
特許請求の範囲第１項に記載のハイブリッド集積回路に
おける平面コンデンサ。(3) the first and second metal film conductors are made of a refractory metal, and the dielectric layer fills the space between the parallel portions of the first and second metal film conductors with the ceramic. A planar capacitor in a hybrid integrated circuit according to claim 1, characterized in that it includes a ceramic layer co-fired with the substrate and the refractory metal. （４）上記セラミック層が、上記セラミック基板の第１
及び第２領域を露出し且つ第１及び第２キャビティをそ
れぞれ定める第１及び第２開口部を含み、上記第１端子
が上記第１キャビティ内に延在し、上記第２端子が上記
第２キャビティ内に延在していること、を特徴とする特
許請求の範囲第３項に記載のハイブリツ集積回路におけ
る平面コンデンサ。(4) The ceramic layer is the first layer of the ceramic substrate.
and first and second openings exposing a second region and defining first and second cavities, respectively, wherein the first terminal extends into the first cavity and the second terminal extends into the second cavity. 4. A planar capacitor in a hybrid integrated circuit according to claim 3, wherein the planar capacitor extends into a cavity. （５）上記第１キャビティが、入力信号を上記第１端子
のパルス信号に変換するための入力回路手段をその中に
有しており、上記第２キャビティが、上記平面コンデン
サを渡つて上記第２端子に結合されたパルス信号を受け
且つ上記パルス信号に応答して出力信号を生成する出力
回路手段をその中に有していること、を特徴とする特許
請求の範囲第１項に記載のハイブリツド集積回路におけ
る平面コンデンサ。(5) the first cavity has input circuit means therein for converting an input signal into a pulse signal at the first terminal; Claim 1, further comprising output circuit means therein for receiving a pulse signal coupled to two terminals and producing an output signal in response to said pulse signal. Planar capacitors in hybrid integrated circuits. （６）上記所定の容量性結合が約３ピコファラッドであ
ること、を特徴とする特許請求の範囲第５項に記載のハ
イブリッド集積回路における平面コンデンサ。(6) A planar capacitor in a hybrid integrated circuit according to claim 5, wherein the predetermined capacitive coupling is approximately 3 picofarads. （７）上記第１及び第２金属フィルム導体の平行部分が
、それぞれ一対の離間した螺旋状トレースを定めており
、これらのトレースの端部が、電気的アークを防ぐため
に丸くなつていること、を特徴とする特許請求の範囲第
６項に記載のハイブリッド集積回路における平面コンデ
ンサ。(7) the parallel portions of the first and second metal film conductors each define a pair of spaced apart helical traces, the ends of the traces being rounded to prevent electrical arcing; A planar capacitor in a hybrid integrated circuit according to claim 6, characterized in that: （８）上記第１及び第２金属フィルム導体が約１０ミル
幅であり且つ上記導体間の離間量が、少なくとも１５０
０ボルトの第１及び第２端子間の電気的絶縁を与えるた
めに２０ミルより大きいこと、を特徴とする特許請求の
範囲第７項に記載のハイブリッド集積回路における平面
コンデンサ。(8) the first and second metal film conductors are about 10 mils wide and the separation between the conductors is at least 150 mils;
8. A planar capacitor in a hybrid integrated circuit as claimed in claim 7, wherein the planar capacitor is greater than 20 mils to provide electrical isolation between the first and second terminals at 0 volts. （９）ハイブリッド集積回路において、 （ａ）セラミック基板、 （ｂ）該セラミック基板上の第１及び第２金属フィルム
導体を含む第１平面コンデンサであつて、各導体が他方
に対し所定の容量性結合を有する第１の密接に且つ精密
に離間された平行部分を有すること、 （ｃ）上記第１平行部分上の且つ上記第１及び第２金属
フィルム導体の上記第１平行部分間の基板上の誘電体層
、 （ｄ）上記第１及び第２金属フィルム導体の露出した部
分をそれぞれ含む上記第１平面コンデンサの第１及び第
２端子であつて、上記第１平面コンデンサが、上記第１
及び第２端子間に絶縁バリヤを形成していること、 （ｅ）入力信号に応答して上記第１端子に第１パルス信
号を生成するための入力回路手段であつて、上記第１パ
ルス信号が、上記第２端子に第２パルス信号を生成する
ために上記絶縁バリヤに渡つて結合されること、及び （ｆ）上記第２端子の上記第２パルス信号に応答して出
力信号を生成するための出力回路手段、を組み合わせて
含むこと、を特徴とするハイブリッド集積回路。(9) In a hybrid integrated circuit, a first planar capacitor including (a) a ceramic substrate; (b) first and second metal film conductors on the ceramic substrate, each conductor having a predetermined capacitance with respect to the other; (c) a substrate having a first closely spaced parallel portion having a bond thereon and between the first parallel portions of the first and second metal film conductors; (d) first and second terminals of the first planar capacitor including exposed portions of the first and second metal film conductors, respectively;
and (e) input circuit means for generating a first pulse signal at the first terminal in response to an input signal, the first pulse signal forming an insulating barrier between the first terminal and the first terminal. is coupled across the insulating barrier to generate a second pulse signal at the second terminal, and (f) generates an output signal in response to the second pulse signal at the second terminal. A hybrid integrated circuit comprising, in combination, output circuit means for. （１０）上記セラミック基板上の第３及び第４金属フィ
ルム導体であつて他方に対して上記所定の容量性結合を
有する第２の密接に且つ精密に離間した平行部分を持つ
た第３及び第４金属フィルム導体を有する第２平面コン
デンサを含み、上記第２平面コンデンサの第３及び第４
端子が、上記第３及び第４金属フィルム導体の露出部分
をそれぞれ含んでおり、上記第２平面コンデンサが上記
絶縁バリヤ内に含まれており、上記第１及び第２、第３
及び第４端子が全て、上記誘電体層を越えて延在してい
ること、を特徴とする特許請求の範囲第９項に記載のハ
イブリッド集積回路。(10) third and fourth metal film conductors on the ceramic substrate having second closely spaced parallel portions having the predetermined capacitive coupling to the other; a second planar capacitor having four metal film conductors, a third and a fourth of said second planar capacitor;
a terminal includes exposed portions of the third and fourth metal film conductors, respectively; the second planar capacitor is included within the insulating barrier;
10. The hybrid integrated circuit of claim 9, wherein the and fourth terminals all extend beyond the dielectric layer. （１１）上記入力回路手段が、上記入力信号に応答して
上記第３端子に第３パルス信号を生成し、上記第３パル
ス信号が、上記第４端子に第４パルス信号を生成するた
めに上記絶縁バリヤに渡つて結合され、上記出力回路手
段が、上記第４端子の上記第４パルス信号に応答して上
記出力信号を生成すること、を特徴とする特許請求の範
囲第１０項に記載のハイブリッド集積回路。(11) The input circuit means generates a third pulse signal at the third terminal in response to the input signal, and the third pulse signal generates a fourth pulse signal at the fourth terminal. 11. Claim 10, wherein said output circuit means is coupled across said insulating barrier to produce said output signal in response to said fourth pulse signal at said fourth terminal. hybrid integrated circuit. （１２）上記所定の容量性結合が約３ピコファラッドで
あること、を特徴とする特許請求の範囲第１１項に記載
のハイブリッド集積回路。(12) The hybrid integrated circuit according to claim 11, wherein the predetermined capacitive coupling is approximately 3 picofarads. （１３）上記第１の密接に且つ精密に離間した平行部分
が、上記第１及び第２金属フィルム導体の螺旋状部分を
含むこと、を特徴とする特許請求の範囲第１１項に記載
のハイブリッド集積回路。13. The hybrid of claim 11, wherein the first closely spaced parallel portions include helical portions of the first and second metal film conductors. integrated circuit. （１４）上記第１及び第２金属フィルム導体の端部が、
電気的アークを避けるために丸くなつていること、を特
徴とする特許請求の範囲第１３項に記載のハイブリッド
集積回路。(14) The ends of the first and second metal film conductors are
14. Hybrid integrated circuit according to claim 13, characterized in that it is rounded to avoid electrical arcing. （１５）上記誘電体層が、セラミックであり、且つ上記
セラミック基板の第１及び第２領域を露出し且つ第１及
び第２キャビティを定める開口部を含み、上記入力回路
が上記第１キャビティ内にあり、且つ上記出力回路が上
記第２キャビティ内にあること、を特徴とする特許請求
の範囲第１４項に記載のハイブリッド集積回路。(15) The dielectric layer is made of ceramic and includes openings that expose first and second regions of the ceramic substrate and define first and second cavities, and the input circuit is arranged within the first cavity. 15. The hybrid integrated circuit of claim 14, wherein the hybrid integrated circuit is located within the second cavity, and the output circuit is located within the second cavity. （１６）上記第１及び第２キャビティが、上記絶縁バリ
ヤの反対側に配置されていること、を特徴とする特許請
求の範囲第１５項に記載のハイブリッド集積回路。16. The hybrid integrated circuit of claim 15, wherein the first and second cavities are located on opposite sides of the insulating barrier.
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