JPS62257558A - パリテイ検査回路 - Google Patents
パリテイ検査回路Info
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- JPS62257558A JPS62257558A JP62064483A JP6448387A JPS62257558A JP S62257558 A JPS62257558 A JP S62257558A JP 62064483 A JP62064483 A JP 62064483A JP 6448387 A JP6448387 A JP 6448387A JP S62257558 A JPS62257558 A JP S62257558A
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- 238000007689 inspection Methods 0.000 title 1
- 230000006870 function Effects 0.000 claims description 5
- 238000001514 detection method Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 235000009508 confectionery Nutrition 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000001954 sterilising effect Effects 0.000 description 1
- 238000004659 sterilization and disinfection Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はビットによって表示されたワード中の誤り検出
、具体的１てはワードに関連する可変数のパリテイ・ビ
ツトの使用に関する。
、具体的１てはワードに関連する可変数のパリテイ・ビ
ツトの使用に関する。
Ｂ、従来技術
ワードの記憶もしくは転送時にワードの誤りを検出する
機構は多数存在する。これ等の機構はワードに関連する
パリテイ・ビツトが固定数のものから、ワードを比較す
るだめに２個所以上に記憶するもの迄ある。
機構は多数存在する。これ等の機構はワードに関連する
パリテイ・ビツトが固定数のものから、ワードを比較す
るだめに２個所以上に記憶するもの迄ある。
米国特許第４５３００５０号はオペランド指示子の共有
を可能にする可変長命令を開示している。
を可能にする可変長命令を開示している。
米国特許第４４５０５６２号は固定数パリテイ・ビツト
の場合の２レベル・パリティ誤り訂正装置を開示してい
る。
の場合の２レベル・パリティ誤り訂正装置を開示してい
る。
多くの場合に、命令ワードはそのワードを表わすために
設けられたアーキテクチャのビット数以下で十分である
。この様な場合には、すべてのワードについて、その寸
法にかかわらず、固定数のパリテイ・ビツトが使用さね
ている。パリテイ・ビツトはビット数に依存してワード
の誤りの検出及び訂正を可能にするものである。通常、
アーキテクチャ上のビット数に近い命令があるので、す
べてのワードについて固定数のベリティ・ビットの使用
する事が出来ず、従ってすべてのワードについて検出可
能もしくは訂正可能な誤りのビット数は減少する。
設けられたアーキテクチャのビット数以下で十分である
。この様な場合には、すべてのワードについて、その寸
法にかかわらず、固定数のパリテイ・ビツトが使用さね
ている。パリテイ・ビツトはビット数に依存してワード
の誤りの検出及び訂正を可能にするものである。通常、
アーキテクチャ上のビット数に近い命令があるので、す
べてのワードについて固定数のベリティ・ビットの使用
する事が出来ず、従ってすべてのワードについて検出可
能もしくは訂正可能な誤りのビット数は減少する。
命令ワードは通常非常に高速な静的ＲＡ Ｍ （ランダ
ム・アクセス記憶装置）に記憶されていて、プロセッサ
が高速で動作出来る様になっている。
ム・アクセス記憶装置）に記憶されていて、プロセッサ
が高速で動作出来る様になっている。
この様なＲＡＭは又故障率が高く、プロセッサ自身の誤
りを検出して分離する４ヒカに重大な影響を与えている
。命令ワードは通常プロセッサによっては変更出来ず、
単に読取られて実行されるだけであるから、パリティは
ワードの発生時に発生され、制御ワードと共に配憶され
るので、パリテイ・ビツトの誤り率もワードと同じであ
る。
りを検出して分離する４ヒカに重大な影響を与えている
。命令ワードは通常プロセッサによっては変更出来ず、
単に読取られて実行されるだけであるから、パリティは
ワードの発生時に発生され、制御ワードと共に配憶され
るので、パリテイ・ビツトの誤り率もワードと同じであ
る。
Ｃ１発明が解決しようとする問題点
本発明の目的は、可変長命令ワードに可変長のパリテイ
・ビツトを関連させる事によって命令ワードのために設
けられたアーキテクチャ上の制限の問題を解決する事に
ある。
・ビツトを関連させる事によって命令ワードのために設
けられたアーキテクチャ上の制限の問題を解決する事に
ある。
Ｄ１問題点を解決するための手段
ワード尚９可変数のパリテイ・ビツトを使用して制御メ
モリ中の、余分のパリテイ・ビツトを有するワードの誤
り検出及び訂正の能力を増大する。
モリ中の、余分のパリテイ・ビツトを有するワードの誤
り検出及び訂正の能力を増大する。
成るワードは利用可能なすべてのアーキテクチャ上の空
間を利用するわけではないので、この様なワードの発生
時に余分のパリテイ・ビツトが発生され、ワードととも
に記憶される。これによってハードウェアのコストを最
小にとどめて、誤り検出手段が安価・Ｋなる。
間を利用するわけではないので、この様なワードの発生
時に余分のパリテイ・ビツトが発生され、ワードととも
に記憶される。これによってハードウェアのコストを最
小にとどめて、誤り検出手段が安価・Ｋなる。
好ましい実施例では、ハードウェアを直接制御するのに
使用する制御ワードは４２ビツト、番号０−４１よシ成
る。さらに、すべての異なる型のワードで３つの固定パ
リテイ・ビツトが使用される。制御ワードは６つの群の
データ・ビットに分けられ、各群について排他的０Ｒ（
ＸＯＲ）が遂行される。排油的ＯＲの結果を使用してパ
リティ検査を遂行する。各ワードで少なくとも３回のパ
リティ検査が遂行される。
使用する制御ワードは４２ビツト、番号０−４１よシ成
る。さらに、すべての異なる型のワードで３つの固定パ
リテイ・ビツトが使用される。制御ワードは６つの群の
データ・ビットに分けられ、各群について排他的０Ｒ（
ＸＯＲ）が遂行される。排油的ＯＲの結果を使用してパ
リティ検査を遂行する。各ワードで少なくとも３回のパ
リティ検査が遂行される。
多くのワードはワードの型に依存して余分のパリテイ・
ビツトを有する。これ等の余分のビットはデータ・ビッ
トの群及びデータ・ビットの群の種々の組合せのパリテ
ィを検査するのに使用される。
ビツトを有する。これ等の余分のビットはデータ・ビッ
トの群及びデータ・ビットの群の種々の組合せのパリテ
ィを検査するのに使用される。
さらに、パリテイ・ビツトの位置はワード毎に異なる。
ワードが解読される時に、パリテイ・ビツトの位置が識
別される。ざらに位置の識別は時には、ワードを解読す
るのに通常使用するピット以外のワードの一部の値に依
存する。この方法によってパリテイ・ビツトの位置の柔
軟性が大いに高まる。
別される。ざらに位置の識別は時には、ワードを解読す
るのに通常使用するピット以外のワードの一部の値に依
存する。この方法によってパリテイ・ビツトの位置の柔
軟性が大いに高まる。
余分のハＩＪティ・ビットを使用する事によって、特定
のワードの誤りを検出する可能性は余分のパリテイ・ビ
ツトの数の関数として増大する。３つの固定パリテイ・
ビツトによって共通の型の誤りを検出する可能性は８７
．５％である。
のワードの誤りを検出する可能性は余分のパリテイ・ビ
ツトの数の関数として増大する。３つの固定パリテイ・
ビツトによって共通の型の誤りを検出する可能性は８７
．５％である。
３つの余分のパリテイ・ビツトを使用すると、１つの９
ビツト・バイト中のすべてのビットに影響を与える誤シ
を検出する可能性は９８．４％に上昇する。検出の確率
はよシ多くの可変パリテイ・ビツトを使用するとざらに
高くなる。
ビツト・バイト中のすべてのビットに影響を与える誤シ
を検出する可能性は９８．４％に上昇する。検出の確率
はよシ多くの可変パリテイ・ビツトを使用するとざらに
高くなる。
Ｅ、実施例
可変パリティ誤り検出回路のブロック図を一般に１０で
示す。ワード１２は０乃至４１と番号の付された４２ビ
ツト並びに位置４２乃至４４に存在する３つの固定パリ
テイ・ビツトＰ１、Ｐ２及びＰ３よす成る。好ましい実
施例におけるワード１２は計算機の・・−ドウエアに直
接作用する制御命令ワードである。ワードは静的ＲＡＭ
の様な高速アクセス・メモリ・モジュールに記憶してハ
ードウェアの速度を遮げない様にする事が好ましい。
示す。ワード１２は０乃至４１と番号の付された４２ビ
ツト並びに位置４２乃至４４に存在する３つの固定パリ
テイ・ビツトＰ１、Ｐ２及びＰ３よす成る。好ましい実
施例におけるワード１２は計算機の・・−ドウエアに直
接作用する制御命令ワードである。ワードは静的ＲＡＭ
の様な高速アクセス・メモリ・モジュールに記憶してハ
ードウェアの速度を遮げない様にする事が好ましい。
静的ＲＡＭはバイト当り９ビツトで構成され、チップ当
りＩＫ、２にもしくは４にバイトとして構伐されている
。モジュール当り多くのチップが存在する。データを含
むワードの様な他の型のワード及び他のメモリ配列体も
明らかに本発明の範囲内にある。
りＩＫ、２にもしくは４にバイトとして構伐されている
。モジュール当り多くのチップが存在する。データを含
むワードの様な他の型のワード及び他のメモリ配列体も
明らかに本発明の範囲内にある。
各ワード１２は共通の制御ワード解読プロック１４によ
って使用されろ解読フィールドを含み、このフィールド
にはワード１２の型を決定するビットを含む。いくつか
の型のワードが使用され、パリテイ・ビツトの数はその
型に依存する。パリティ検査の目的のために、ワード１
２は以下の第１表に示した様に６つの群Ａ−Ｆに論理的
に分割される。
って使用されろ解読フィールドを含み、このフィールド
にはワード１２の型を決定するビットを含む。いくつか
の型のワードが使用され、パリテイ・ビツトの数はその
型に依存する。パリティ検査の目的のために、ワード１
２は以下の第１表に示した様に６つの群Ａ−Ｆに論理的
に分割される。
第１表
群 ビット位置
Ａ Ｏ１２３７９１０１３１８
Ｂ ４ ５ ６ ８１２１４Ｌ６１７１９Ｃ１１１
５２０２１２２２３２４２５２６Ｄ ３１ ３２３３
３４ ３５３６ ３７ ３８Ｅ ２７２８２９３０ Ｆ３９４０４１ 群Ａ乃至下の各々はブロック１６．１８．２０．２２．
２４及び２６によって示された夫々のＸＯＲゲートによ
って排他的に０Ｒ（ＸＯＲ）される。
５２０２１２２２３２４２５２６Ｄ ３１ ３２３３
３４ ３５３６ ３７ ３８Ｅ ２７２８２９３０ Ｆ３９４０４１ 群Ａ乃至下の各々はブロック１６．１８．２０．２２．
２４及び２６によって示された夫々のＸＯＲゲートによ
って排他的に０Ｒ（ＸＯＲ）される。
解読同格１４及びＸＯＲゲート１６乃至２６は図面を簡
単にするために、２本の線２８．３０．３２．３４．３
６．３８及び４０によってワード１２に結合されたもの
として示されている。ビット位置への正確な接続は第１
表に示されている。他の接続も同じ様に示されている。
単にするために、２本の線２８．３０．３２．３４．３
６．３８及び４０によってワード１２に結合されたもの
として示されている。ビット位置への正確な接続は第１
表に示されている。他の接続も同じ様に示されている。
Ｐｌ、Ｐ２及びＰ３に記憶した固定パリテイ・ビツトは
線４２，４４及び４６によってＸＯＲブロック４日、５
０及び５２に接続され、この記憶したパリテイ・ビツト
をワード１２のビット群と比較する。ブロック４８．５
０及び５２によってＸＯＲされる群を次の式で示す。
線４２，４４及び４６によってＸＯＲブロック４日、５
０及び５２に接続され、この記憶したパリテイ・ビツト
をワード１２のビット群と比較する。ブロック４８．５
０及び５２によってＸＯＲされる群を次の式で示す。
ｐｉ＝ミニワード１群Ａ ＸＯＲＢ Ｘ０ＲＣＸＯ
Ｒビット４１ Ｐ２＝群Ａ ＸＯＲＢＸＯＲＣＸ０ＲＤＸＯＲＦ Ｐ３＝群Ａ ＸＯＲＢ ＸＯＲＣＸ０ＲＤ ＸＯ
ＲＥ ＸＯＲＦ ＸＯＲブロック１６−２６によって群Ａ−Ｆについて遂
行されるＸＯＲ動作の結果は線５４．５６．５８．６０
．６２及び６４によって２重線６６に与えられ、次いで
２重線６６からＸＯＲされる群の数に依存する１乃至そ
れ以上のｊ１９ＮｃよってＸＯＲブロック４８−５２に
与えらｈる。実際の接続は上述の式によって示されたよ
うに群のＸＯＲブロックと固定ＸＯＲブロック間に個々
になされる。
Ｒビット４１ Ｐ２＝群Ａ ＸＯＲＢＸＯＲＣＸ０ＲＤＸＯＲＦ Ｐ３＝群Ａ ＸＯＲＢ ＸＯＲＣＸ０ＲＤ ＸＯ
ＲＥ ＸＯＲＦ ＸＯＲブロック１６−２６によって群Ａ−Ｆについて遂
行されるＸＯＲ動作の結果は線５４．５６．５８．６０
．６２及び６４によって２重線６６に与えられ、次いで
２重線６６からＸＯＲされる群の数に依存する１乃至そ
れ以上のｊ１９ＮｃよってＸＯＲブロック４８−５２に
与えらｈる。実際の接続は上述の式によって示されたよ
うに群のＸＯＲブロックと固定ＸＯＲブロック間に個々
になされる。
次の箪２表に示す様にビット位置はモジュール（基本中
４位）に割当てられ、各モジュールは少なくとも３回の
個々のパリティ検査を受ける。
４位）に割当てられ、各モジュールは少なくとも３回の
個々のパリティ検査を受ける。
ビット ｂＯｂｌ ｂ２ ｂ３ ｂ４ ｂ５ ｂ
６ ｂ７ ｂ８モジュール１ ０ ４ １０
１６ ２０ ２５ ３４ ２７ ３９モジユール２
１ ５１ろ １７ ２１ ２６ ３５ ２８ ４０モジ
ユール３ ２ ６ １８ １９ ２２ ３１ ３６
２９ ４１モジユール４ ６ ８ １２ １１ ２
５ ５２ ５７ ′５０ ４２モジユール５ ７
９ １４ １５ ２４ ３３ ３８ ４４ ４３も
し成るモジュールが１つのバイト中のすべてのビットに
影響を与える故障を受けたとすると、誤りを検出する機
会は（１−０５＊＊５ ）＝８７゜５％存在する。しか
しながら、制御ワード中に成るスペア・ビットが存在す
ると、これ等のビットを使用してビットが属する群のた
めのパリテイ・ビツトを保持する。例えば、ピッ）１３
，１４及び１５が特定のクラスの制御ワードに使用され
ない時には、これ等を使用して夫々群Ａ、Ｂ及びＣのた
めのパリティを保持する。従って、３つの追加の検査は
４ｐＡ、Ｂ及びＣ中のすべてのビットのＸＯＲをビット
１３．１４及び１５と比較する事によって行われる。
６ ｂ７ ｂ８モジュール１ ０ ４ １０
１６ ２０ ２５ ３４ ２７ ３９モジユール２
１ ５１ろ １７ ２１ ２６ ３５ ２８ ４０モジ
ユール３ ２ ６ １８ １９ ２２ ３１ ３６
２９ ４１モジユール４ ６ ８ １２ １１ ２
５ ５２ ５７ ′５０ ４２モジユール５ ７
９ １４ １５ ２４ ３３ ３８ ４４ ４３も
し成るモジュールが１つのバイト中のすべてのビットに
影響を与える故障を受けたとすると、誤りを検出する機
会は（１−０５＊＊５ ）＝８７゜５％存在する。しか
しながら、制御ワード中に成るスペア・ビットが存在す
ると、これ等のビットを使用してビットが属する群のた
めのパリテイ・ビツトを保持する。例えば、ピッ）１３
，１４及び１５が特定のクラスの制御ワードに使用され
ない時には、これ等を使用して夫々群Ａ、Ｂ及びＣのた
めのパリティを保持する。従って、３つの追加の検査は
４ｐＡ、Ｂ及びＣ中のすべてのビットのＸＯＲをビット
１３．１４及び１５と比較する事によって行われる。
群Ａ％ Ｂ及びＣは出来るだけ多くのモジュールにちら
ばっている。個々の群が余分のパリテイ・ビツトを含む
時は、そのパリテイ・ビツトを含む各モジュールが検査
され、問題点の判定と分離の可能性が高められる。好ま
しい実施例においては、ワード１２の選択した位置に１
２個迄の余分のパリテイ・ビツトが存在する。この余分
のビットは２重線９６によって余分のパリティＸＯＲブ
ロック７０〜９４に接続されている。ここでも２重線表
示は実際に直接結ばれる線を描くのに必要な線の数を減
少するのに使用さねている。各余分のパリティのための
ＸＯＲブロックは実際にはワード１２の選択したピット
位置に直接接続さ才１ている。
ばっている。個々の群が余分のパリテイ・ビツトを含む
時は、そのパリテイ・ビツトを含む各モジュールが検査
され、問題点の判定と分離の可能性が高められる。好ま
しい実施例においては、ワード１２の選択した位置に１
２個迄の余分のパリテイ・ビツトが存在する。この余分
のビットは２重線９６によって余分のパリティＸＯＲブ
ロック７０〜９４に接続されている。ここでも２重線表
示は実際に直接結ばれる線を描くのに必要な線の数を減
少するのに使用さねている。各余分のパリティのための
ＸＯＲブロックは実際にはワード１２の選択したピット
位置に直接接続さ才１ている。
余分のパリテイ・ビツトの正確な位置は制御ワードの特
性及びこの制御ワードを具体化するノ・−ドウエアの両
方の関数である。制御ワード中に不使用のビットが存在
する時は、余分のパリテイ・ビツトを与える可能性が存
在する。
性及びこの制御ワードを具体化するノ・−ドウエアの両
方の関数である。制御ワード中に不使用のビットが存在
する時は、余分のパリテイ・ビツトを与える可能性が存
在する。
各余分のパリティＸＯＲブロックは又２重線６６を介し
て群ＸＯＲブロックの結果の１つもしくはそれ以上に結
合される。群Ａ、Ｂ及びＣに対応する３つの余分のパリ
テイ・ビツトの上述の例では、Ｘ０Ｒ１６、Ｘ０Ｒ１８
及びＸ０Ｒ２０Ｏ結果は夫々線１１２．１１４及び１１
６を介して２重量９６からの余分のパリテイ・ビツトと
ＸＯＲする；ｔａ６ＫＸｏＲ７０、Ｘ０Ｒ７２及びＸ０
Ｒ７４に送られる。２重線９６から余分のパリティＸＯ
Ｒに接続これる線は線１１８．１２０．１２２・・・及
び１ろ４を含む。
て群ＸＯＲブロックの結果の１つもしくはそれ以上に結
合される。群Ａ、Ｂ及びＣに対応する３つの余分のパリ
テイ・ビツトの上述の例では、Ｘ０Ｒ１６、Ｘ０Ｒ１８
及びＸ０Ｒ２０Ｏ結果は夫々線１１２．１１４及び１１
６を介して２重量９６からの余分のパリテイ・ビツトと
ＸＯＲする；ｔａ６ＫＸｏＲ７０、Ｘ０Ｒ７２及びＸ０
Ｒ７４に送られる。２重線９６から余分のパリティＸＯ
Ｒに接続これる線は線１１８．１２０．１２２・・・及
び１ろ４を含む。
各余分のパリティＸＯＲブロックはＡ Ｎ Ｄブロック
１４０−１６４よシ成る関連イネーブル装置を有する。
１４０−１６４よシ成る関連イネーブル装置を有する。
イネーブルＡＮＤブロックは多くの個々の接続線を表わ
す２重線１６６上の、解読装置１４からの信号によって
イネーブルされる。ワード１２を解読する事によって、
解ａ装置１４はワード１２中の余分のパリテイ・ビツト
の数及び位置を決定し、適切なＡＮＤブロックをイネー
ブルして、パリティ検査の結果をＯＲブロック１７０に
通過させ、線１７２上に誤り表示を与える。固定パリテ
ィＸ０Ｒ４８，５０及び５２も又ＯＲブロック１７０に
結合され、ＯＲブロック１７０によって固定ハリティ誤
りの表示が与えられる。
す２重線１６６上の、解読装置１４からの信号によって
イネーブルされる。ワード１２を解読する事によって、
解ａ装置１４はワード１２中の余分のパリテイ・ビツト
の数及び位置を決定し、適切なＡＮＤブロックをイネー
ブルして、パリティ検査の結果をＯＲブロック１７０に
通過させ、線１７２上に誤り表示を与える。固定パリテ
ィＸ０Ｒ４８，５０及び５２も又ＯＲブロック１７０に
結合され、ＯＲブロック１７０によって固定ハリティ誤
りの表示が与えられる。
好ましい実施例では、余分のパリテイ・ビツトはピッ１
−Ｐ４−ＰＩ３より成る。ワード１２中のその夫々の位
置及び検査すべきビット位置を次の第３表に示す。
−Ｐ４−ＰＩ３より成る。ワード１２中のその夫々の位
置及び検査すべきビット位置を次の第３表に示す。
第７表
パリティ 位置 ＸＯＲするビットの位置Ｐ４２３１１
．１５．２０−２２．２４−２６Ｐ５９０−３，７．１
０１１３．１８ Ｐ６７０−３．９−１０，１３．１８ Ｐ７１８［１−３，７，９−１０，１３Ｐ８１９４−６
．８．１２．１４．１６−１７Ｐ９２０１１．１５．２
Ｎ−２６ Ｐ１０ｉ７４−６．８．１２，１４．１６−１９Ｐ１１
１３０−３．７．９−１０．１８Ｐ１２１４４−６．８
．１２．１．ｌ５−１７．１９Ｐ１３ １５ １１．２
Ｏ−２６ Ｐ１４ ６４−５．８．１２．１４．１（Ｓ−１７，
１９余分のパリティ・ピントの数及び識別は通常ワード
１２内に含まれるビット０−４よりなる解読フィールド
及びサブフィールドの関数として制御ワード解読回路１
４によって決定される。オペランド取出しと呼ばれるワ
ードの型の様なワードの成る型は解読フィールド以外の
ビットの値に依存する異なる数の余分のパリテイ・ビツ
トを有する。
．１５．２０−２２．２４−２６Ｐ５９０−３，７．１
０１１３．１８ Ｐ６７０−３．９−１０，１３．１８ Ｐ７１８［１−３，７，９−１０，１３Ｐ８１９４−６
．８．１２．１４．１６−１７Ｐ９２０１１．１５．２
Ｎ−２６ Ｐ１０ｉ７４−６．８．１２，１４．１６−１９Ｐ１１
１３０−３．７．９−１０．１８Ｐ１２１４４−６．８
．１２．１．ｌ５−１７．１９Ｐ１３ １５ １１．２
Ｏ−２６ Ｐ１４ ６４−５．８．１２．１４．１（Ｓ−１７，
１９余分のパリティ・ピントの数及び識別は通常ワード
１２内に含まれるビット０−４よりなる解読フィールド
及びサブフィールドの関数として制御ワード解読回路１
４によって決定される。オペランド取出しと呼ばれるワ
ードの型の様なワードの成る型は解読フィールド以外の
ビットの値に依存する異なる数の余分のパリテイ・ビツ
トを有する。
オペランド取出しワードが０に等しいピット位置３４を
有すると、余分のパリテイ・ビツトＰ７、Ｐ８及びＰ９
が使用されている事がわかる。同じ様な依存性は余分の
パリテイ・ビツトのための位置に自由を与える。
有すると、余分のパリテイ・ビツトＰ７、Ｐ８及びＰ９
が使用されている事がわかる。同じ様な依存性は余分の
パリテイ・ビツトのための位置に自由を与える。
サブフィールドの例には分岐、次のアドレス、ステータ
ス制御及びレジスタの識別を含む。成る型のワードにお
いては、比較的少数のレジスタが必要とされ、余分のパ
リテイ・ビツトが夫々の位置に記憶される。成るワード
では、１つのフィールドの値が他のフィールドが使用さ
れている事もしくは使用されない事を示す。この事は解
読フィールド及び選択したサブフィールドの関数である
余分のハリティ・ビットのだめのスペースを与える。
ス制御及びレジスタの識別を含む。成る型のワードにお
いては、比較的少数のレジスタが必要とされ、余分のパ
リテイ・ビツトが夫々の位置に記憶される。成るワード
では、１つのフィールドの値が他のフィールドが使用さ
れている事もしくは使用されない事を示す。この事は解
読フィールド及び選択したサブフィールドの関数である
余分のハリティ・ビットのだめのスペースを与える。
余分のパリテイ・ビツトの使用はほとんど余分のハード
ウェアを必要しないが、制菌ワードの利用状態に依存し
て、誤り率を著しく増大する。この方法は２，３のクラ
スの制御ワードが多数を占め、これ等の制御ワードが余
分なビットを有する場合の設計に特に有用である。
ウェアを必要しないが、制菌ワードの利用状態に依存し
て、誤り率を著しく増大する。この方法は２，３のクラ
スの制御ワードが多数を占め、これ等の制御ワードが余
分なビットを有する場合の設計に特に有用である。
多ビツト欠陥が１もしくは２パリテイ・ビットだけに影
響を与えるアーキテクチャの場合には。
響を与えるアーキテクチャの場合には。
この方法は遭遇した制御ワードの大部分がこれ等の可変
パリテイ・ビツトを含む限シ、検出の効率が著しく増大
する。制御メモリの屡りの検出率は固定パリティ検査の
数と、固定パリティ検査が種々のメモリ・モジュールに
拡がっている事によってすでにかなり高くなっていると
は言え、制御メモリの誤シの検出率を増大する事はしば
しば有利である。制御メモリは全プロセッサの故１１ｆ
［率の主な寄与要因であるので、誤り検出率が既に良好
である場合でも、誤シ検出率を増大すると、全プロセッ
サの誤り検出率を著しく増大する。これによってシステ
ムのフィールド・サービスのコストが低減し、カストマ
の満足度が改善される。
パリテイ・ビツトを含む限シ、検出の効率が著しく増大
する。制御メモリの屡りの検出率は固定パリティ検査の
数と、固定パリティ検査が種々のメモリ・モジュールに
拡がっている事によってすでにかなり高くなっていると
は言え、制御メモリの誤シの検出率を増大する事はしば
しば有利である。制御メモリは全プロセッサの故１１ｆ
［率の主な寄与要因であるので、誤り検出率が既に良好
である場合でも、誤シ検出率を増大すると、全プロセッ
サの誤り検出率を著しく増大する。これによってシステ
ムのフィールド・サービスのコストが低減し、カストマ
の満足度が改善される。
本発明のざらに他の実施例では、余分の利用可能なパリ
テイ・ビツトの一部を使用して、予定の群Ａ −Ｆ 以
外のパリテイ・ビツトを含ませる事が出来る。成る他の
クリチカルなビットをＸＯＨして余分のパリテイ・ビツ
トと比較する。他の変形は、固定パリティＸＯＲブロッ
クの場合と同様に９１ ｔｃるビットの組合せとＸＯＲ
される群のＸＯＲブロックを含む。いくりかの飴の比較
方法も本発明の範囲内に含まれる。
テイ・ビツトの一部を使用して、予定の群Ａ −Ｆ 以
外のパリテイ・ビツトを含ませる事が出来る。成る他の
クリチカルなビットをＸＯＨして余分のパリテイ・ビツ
トと比較する。他の変形は、固定パリティＸＯＲブロッ
クの場合と同様に９１ ｔｃるビットの組合せとＸＯＲ
される群のＸＯＲブロックを含む。いくりかの飴の比較
方法も本発明の範囲内に含まれる。
一実施例では、パリテイ・ビツトをまとまったビットと
して使用しワードの訂正情報？含ませる事が出来る。制
御ワードの解読回路１４はワード１２中の解読ピットか
ら、ワード１２の誤りが訂正可能であるかどうかを判定
し、；１１切な回路によって７−とに操作を加えて、誤
りの検出及び訂正を行う。
して使用しワードの訂正情報？含ませる事が出来る。制
御ワードの解読回路１４はワード１２中の解読ピットか
ら、ワード１２の誤りが訂正可能であるかどうかを判定
し、；１１切な回路によって７−とに操作を加えて、誤
りの検出及び訂正を行う。
可変パリティ誤り検出装置の有効性を示すために、上述
の様に制御ワードは３つの固定パリテイ・ビツト、パリ
テイ・ビツトを含む３つの非機能ピットを含むものと仮
定する。例えばモジュール２が故障した場合には、固定
パリティ検査の各々によって誤りを検出する可能性があ
り、各々５０−である可変ピットの各々の誤シな検出す
る追加の可能性によって、誤りを検出する可能性は３つ
の固定パリテイ・ビツトだけの場合の８７．５ ％か＊
＊ ら１−０．５ ６＝９８．４チに増加する。
の様に制御ワードは３つの固定パリテイ・ビツト、パリ
テイ・ビツトを含む３つの非機能ピットを含むものと仮
定する。例えばモジュール２が故障した場合には、固定
パリティ検査の各々によって誤りを検出する可能性があ
り、各々５０−である可変ピットの各々の誤シな検出す
る追加の可能性によって、誤りを検出する可能性は３つ
の固定パリテイ・ビツトだけの場合の８７．５ ％か＊
＊ ら１−０．５ ６＝９８．４チに増加する。
Ｆ９発明の効果
本発明に従って、可変長ワードに可変数のパリテイ・ビ
ツトを関連させる事によって検査能力を大巾に高めるこ
とができる。
ツトを関連させる事によって検査能力を大巾に高めるこ
とができる。
図面は本発明に従う可変フィールド・パリティ誤り検出
回路の論理ブロック図である。 １０・・・・可変パリティ検査回路、１２゛・・・・’
７−ド、１４・・・・制御ワード解読回路％ １６，１
８％２０．２２．２４，２６．４８．５０．５２．７０
．７２，７４，７６．７８．８０．９４・・・・ＸＯＲ
ゲート、 １４０、１４２、１４４、ｊ４６．１４８．
１５０，１６０・・・・ＡＮＤブロック、１７０・・・
・ＯＲブロック。
回路の論理ブロック図である。 １０・・・・可変パリティ検査回路、１２゛・・・・’
７−ド、１４・・・・制御ワード解読回路％ １６，１
８％２０．２２．２４，２６．４８．５０．５２．７０
．７２，７４，７６．７８．８０．９４・・・・ＸＯＲ
ゲート、 １４０、１４２、１４４、ｊ４６．１４８．
１５０，１６０・・・・ＡＮＤブロック、１７０・・・
・ＯＲブロック。
Claims (1)
- 【特許請求の範囲】 可変数のパリテイ・ビツトを有する可変長の多ビツト・
ワードを記憶するメモリのためのパリテイ検査回路であ
つて、 可変長ワードを解読してその中に含まれるパリテイ・ビ
ツトを識別するワード解読回路と、上記ワード解読回路
に結合され、各ワードに含まれる可変数のパリテイ・ビ
ツトの関数として上記ワード中の選択されたビツトのパ
リテイを上記識別したパリテイ・ビツトと比較するパリ
テイ検査装置とを有する、パリテイ検査回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/855,645 US4785452A (en) | 1986-04-25 | 1986-04-25 | Error detection using variable field parity checking |
| US855645 | 1986-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257558A true JPS62257558A (ja) | 1987-11-10 |
| JPH0548502B2 JPH0548502B2 (ja) | 1993-07-21 |
Family
ID=25321760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064483A Granted JPS62257558A (ja) | 1986-04-25 | 1987-03-20 | パリテイ検査回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4785452A (ja) |
| EP (1) | EP0242595B1 (ja) |
| JP (1) | JPS62257558A (ja) |
| CA (1) | CA1266528A (ja) |
| DE (1) | DE3784181T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013522792A (ja) * | 2010-03-23 | 2013-06-13 | アップル インコーポレイテッド | メタデータタグを介した不規則なパリティ分布の検出 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2529868B2 (ja) * | 1987-09-17 | 1996-09-04 | 日立マクセル株式会社 | 情報記録媒体の記録方式 |
| JP2945007B2 (ja) * | 1987-09-29 | 1999-09-06 | ソニー株式会社 | データ伝送方法 |
| JP2595277B2 (ja) * | 1988-01-12 | 1997-04-02 | 株式会社日立製作所 | メモリ管理装置 |
| US4958350A (en) * | 1988-03-02 | 1990-09-18 | Stardent Computer, Inc. | Error detecting/correction code and apparatus |
| EP0463210B1 (en) * | 1990-06-27 | 1995-05-31 | International Business Machines Corporation | Method and apparatus for checking the address and contents of a memory array |
| US5379305A (en) * | 1992-07-20 | 1995-01-03 | Digital Equipment Corporation | Error correction system with selectable error correction capabilities |
| US5537425A (en) * | 1992-09-29 | 1996-07-16 | International Business Machines Corporation | Parity-based error detection in a memory controller |
| US5537573A (en) * | 1993-05-28 | 1996-07-16 | Rambus, Inc. | Cache system and method for prefetching of data |
| NL1000669C2 (nl) * | 1995-06-26 | 1996-12-31 | Nederland Ptt | Werkwijze en inrichtingen voor het overdragen van data met controle op transmissiefouten. |
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| US7559004B1 (en) | 2003-10-01 | 2009-07-07 | Sandisk Corporation | Dynamic redundant area configuration in a non-volatile memory system |
| US7231582B2 (en) * | 2003-12-19 | 2007-06-12 | Stmicroelectronics, Inc. | Method and system to encode and decode wide data words |
| US7606592B2 (en) | 2005-09-19 | 2009-10-20 | Becker Charles D | Waveguide-based wireless distribution system and method of operation |
| US8904115B2 (en) * | 2010-09-28 | 2014-12-02 | Texas Instruments Incorporated | Cache with multiple access pipelines |
| US8892981B2 (en) | 2010-09-30 | 2014-11-18 | Apple Inc. | Data recovery using outer codewords stored in volatile memory |
| US8910017B2 (en) | 2012-07-02 | 2014-12-09 | Sandisk Technologies Inc. | Flash memory with random partition |
| US9069695B2 (en) | 2013-03-14 | 2015-06-30 | Apple Inc. | Correction of block errors for a system having non-volatile memory |
| WO2017023038A1 (ko) * | 2015-08-03 | 2017-02-09 | 엘지전자 주식회사 | 무선 통신 시스템에서 비트 스트림 전송 방법 및 처리 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB1197418A (en) * | 1969-02-05 | 1970-07-01 | Ibm | Data Storage Apparatus |
| US3873920A (en) * | 1973-12-12 | 1975-03-25 | Bell Telephone Labor Inc | Variable block length synchronization system |
| US4071887A (en) * | 1975-10-30 | 1978-01-31 | Motorola, Inc. | Synchronous serial data adaptor |
| US4530050A (en) * | 1981-08-26 | 1985-07-16 | Hitachi, Ltd. | Central processing unit for executing instructions of variable length having end information for operand specifiers |
| US4450562A (en) * | 1982-03-26 | 1984-05-22 | Rca Corporation | Two level parity error correction system |
| US4646312A (en) * | 1984-12-13 | 1987-02-24 | Ncr Corporation | Error detection and correction system |
| US4660202A (en) * | 1985-04-29 | 1987-04-21 | Zenith Electronics Corporation | Error protection method for packeted data |
-
1986
- 1986-04-25 US US06/855,645 patent/US4785452A/en not_active Expired - Lifetime
-
1987
- 1987-03-17 CA CA000532244A patent/CA1266528A/en not_active Expired - Fee Related
- 1987-03-20 DE DE8787104073T patent/DE3784181T2/de not_active Expired - Fee Related
- 1987-03-20 JP JP62064483A patent/JPS62257558A/ja active Granted
- 1987-03-20 EP EP87104073A patent/EP0242595B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013522792A (ja) * | 2010-03-23 | 2013-06-13 | アップル インコーポレイテッド | メタデータタグを介した不規則なパリティ分布の検出 |
| US8726126B2 (en) | 2010-03-23 | 2014-05-13 | Apple Inc. | Non-regular parity distribution detection via metadata tag |
| US9274887B2 (en) | 2010-03-23 | 2016-03-01 | Apple Inc. | Non-regular parity distribution detection via metadata tag |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0242595B1 (en) | 1993-02-17 |
| DE3784181T2 (de) | 1993-08-19 |
| CA1266528A (en) | 1990-03-06 |
| DE3784181D1 (de) | 1993-03-25 |
| JPH0548502B2 (ja) | 1993-07-21 |
| EP0242595A2 (en) | 1987-10-28 |
| EP0242595A3 (en) | 1990-04-18 |
| US4785452A (en) | 1988-11-15 |
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