JPS62250672A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62250672A JPS62250672A JP9325186A JP9325186A JPS62250672A JP S62250672 A JPS62250672 A JP S62250672A JP 9325186 A JP9325186 A JP 9325186A JP 9325186 A JP9325186 A JP 9325186A JP S62250672 A JPS62250672 A JP S62250672A
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- insulating film
- wiring
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- conductive thin
- thin film
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- Pending
Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は放射線被曝を受ける環境下においても素子間に
リーク電流が生じないようにした半導体装置に関する。
リーク電流が生じないようにした半導体装置に関する。
従来の半導体装置を第３図に示す。Ｐ型基板１の表面上
には、Ｎ＋型ンース、ドレイン領域２．３ρ設けられ、
このソース２．ドレイン３領域間のチャネル領域上には
ゲート絶縁膜を介してゲート電極５が形成されている。
には、Ｎ＋型ンース、ドレイン領域２．３ρ設けられ、
このソース２．ドレイン３領域間のチャネル領域上には
ゲート絶縁膜を介してゲート電極５が形成されている。
これら素子が形成された領域は、選択酸化法で形成され
たフィールド絶縁膜４を含む厚い絶縁膜６で覆われてい
る。この絶縁膜６及びＮ型ＭＯＳ）ランジスタ上には１
回路接続のための配線７が設けられている。
たフィールド絶縁膜４を含む厚い絶縁膜６で覆われてい
る。この絶縁膜６及びＮ型ＭＯＳ）ランジスタ上には１
回路接続のための配線７が設けられている。
一般的に半導体装置において、ガンマ線等の放射線が照
射されると、絶縁膜に固定正電荷が蓄積し１表面率位が
生成されるため、Ｎ型ＭＯＳ）ランジスタにおいてはし
きい値電圧（ｖ＋ｈ）が負方向ヘシフトしチャネル移動
度が劣化する。この放射線によるｖ＋ｈシフ）−］は基
板上に形成された酸化膜厚の２〜３乗に比例するため、
フィールド酸化膜等厚い酸化膜が形成されている部分に
おいては。
射されると、絶縁膜に固定正電荷が蓄積し１表面率位が
生成されるため、Ｎ型ＭＯＳ）ランジスタにおいてはし
きい値電圧（ｖ＋ｈ）が負方向ヘシフトしチャネル移動
度が劣化する。この放射線によるｖ＋ｈシフ）−］は基
板上に形成された酸化膜厚の２〜３乗に比例するため、
フィールド酸化膜等厚い酸化膜が形成されている部分に
おいては。
このｖ−４−ｈの変５ｊＪＪｉ−は大きく、その上ζこ
形成される配線層と共に寄生ＭＯＳ）ランジスタを形成
することとなる。この寄生ＭＯＳ）ランジスタは素子間
の分離を不可能とし、素子の正常な動作をさまたげる原
因となる。
形成される配線層と共に寄生ＭＯＳ）ランジスタを形成
することとなる。この寄生ＭＯＳ）ランジスタは素子間
の分離を不可能とし、素子の正常な動作をさまたげる原
因となる。
従来の半導体装置においては放射線の照射を受けたこと
により絶縁膜中に発生した固定正電荷と、゛絶縁）臭上
の電圧が印加された配線との影響により寄生ＭＯＳトラ
ンジスタが形成され、各素子間にリーク電流が流れ、素
子分離が行なわれず、半導体装置の誤勤差を招いていた
。
により絶縁膜中に発生した固定正電荷と、゛絶縁）臭上
の電圧が印加された配線との影響により寄生ＭＯＳトラ
ンジスタが形成され、各素子間にリーク電流が流れ、素
子分離が行なわれず、半導体装置の誤勤差を招いていた
。
本発明は、放射線照射を受ける環境下でも正常）こ動作
する半導体装置を提供することを目的とする。
する半導体装置を提供することを目的とする。
本発明は、半導体基板上及びこの表面に近接して形成さ
れた複数の素子領域間上に形成された厚い絶縁層と、こ
の絶ｅ、ｔａ上に設けられた回路接続のための配線とか
らなる半導体装置において。
れた複数の素子領域間上に形成された厚い絶縁層と、こ
の絶ｅ、ｔａ上に設けられた回路接続のための配線とか
らなる半導体装置において。
前記絶縁１反中に一定°屯圧に保たれた等電性薄膜層を
設けた。この導電性薄膜層は少なくとも前記配線下に形
成されていることが必要である。又、好ましくはこの配
線の巾より広い巾を有する１部分を有している必要があ
る。
設けた。この導電性薄膜層は少なくとも前記配線下に形
成されていることが必要である。又、好ましくはこの配
線の巾より広い巾を有する１部分を有している必要があ
る。
本発明において厚い絶縁膜中に一定電圧に保たれた導電
性薄膜層を設けたことにより、配線及び固定正電荷から
基板への影響がし中断される。
性薄膜層を設けたことにより、配線及び固定正電荷から
基板への影響がし中断される。
従って配線に印加される電圧及び配線と導電性薄膜層間
の正電荷の影響は基板に及ぶことがなくなった。
の正電荷の影響は基板に及ぶことがなくなった。
このように１回路素子領域間には寄生トランジスタが生
成されないため、素子分離は完全に行われ、素子間のリ
ーク電流の発生も防止できる。
成されないため、素子分離は完全に行われ、素子間のリ
ーク電流の発生も防止できる。
本発明の一実施例を第１図及び第２図に示す。
第２図Ｂは第１図におけるＢ−Ｂ’線での断面図であ、
る。図においてＰ型半導体基板１１の表面上には。
る。図においてＰ型半導体基板１１の表面上には。
Ｎ−１ｉ型のソース、ドレイン領域１２．１３が設けら
れ。
れ。
これらソース、ドレイン領域１２．１３の間のチャネル
領域上にはゲート絶縁膜１４を介して多結晶シリコンか
らなるゲート電極１５が設けられている。これらは、Ｎ
チャネル型ＭＯＳ）ランジスタＴｒ１及びＴｒ２を構成
している。半導体基板１１上及びＮチャネル型ＭＯＳ）
ランジスタＴｒｌ 、 Ｔｒｚ上には選択酸化法で形成
されたフィールド絶縁膜を含む絶縁膜１６で覆われ、こ
の絶縁膜１６上には回路接続のための配線１８が設けら
れている。また、絶縁層１６中には導電性薄膜層１７が
設けられている。この導電性薄膜層１７は１選択酸化法
でフィールド絶縁膜を形成した後、全面にＰｏ１ｙ−８
ｉを被覆し、フォトエツチングプロセスによりゲート電
極１５を形成すると同時に形成される。もちろん別のプ
ロセスで形成されることも可能である。導電性薄膜層１
７は、配線１８下に形成されるが、少なくとも配線１８
の巾より広い巾の部分を有している必要がある。例えば
巾が狭い場合には、配線１８に印加される電圧の影響に
、Ｎチャネル型ＭＯＳ）ランジスタＴｒｌ、Ｔｒ２のゲ
ート電極１５と水平方向のソース、ドレイン領域１２゜
１３の端部と隣接する領域２０．２１は、ゲート絶縁膜
１４と同一膜厚の絶縁層１９で構成され、ゲート電極１
５端部において、寄生トランジスタが形成されない１構
造となっている。
領域上にはゲート絶縁膜１４を介して多結晶シリコンか
らなるゲート電極１５が設けられている。これらは、Ｎ
チャネル型ＭＯＳ）ランジスタＴｒ１及びＴｒ２を構成
している。半導体基板１１上及びＮチャネル型ＭＯＳ）
ランジスタＴｒｌ 、 Ｔｒｚ上には選択酸化法で形成
されたフィールド絶縁膜を含む絶縁膜１６で覆われ、こ
の絶縁膜１６上には回路接続のための配線１８が設けら
れている。また、絶縁層１６中には導電性薄膜層１７が
設けられている。この導電性薄膜層１７は１選択酸化法
でフィールド絶縁膜を形成した後、全面にＰｏ１ｙ−８
ｉを被覆し、フォトエツチングプロセスによりゲート電
極１５を形成すると同時に形成される。もちろん別のプ
ロセスで形成されることも可能である。導電性薄膜層１
７は、配線１８下に形成されるが、少なくとも配線１８
の巾より広い巾の部分を有している必要がある。例えば
巾が狭い場合には、配線１８に印加される電圧の影響に
、Ｎチャネル型ＭＯＳ）ランジスタＴｒｌ、Ｔｒ２のゲ
ート電極１５と水平方向のソース、ドレイン領域１２゜
１３の端部と隣接する領域２０．２１は、ゲート絶縁膜
１４と同一膜厚の絶縁層１９で構成され、ゲート電極１
５端部において、寄生トランジスタが形成されない１構
造となっている。
このように構成されたＮチャネルｆｉＭＯＳ）ランジス
タは、一定電位に保たれた導電性薄膜層１７を設けたこ
とにより、放射線の照射を受けて絶縁膜１６中に固定正
電荷が発生したとしても、基板表面に寄生ＭＯＳトラン
ジスタが形成されることはない。
タは、一定電位に保たれた導電性薄膜層１７を設けたこ
とにより、放射線の照射を受けて絶縁膜１６中に固定正
電荷が発生したとしても、基板表面に寄生ＭＯＳトラン
ジスタが形成されることはない。
つまり、配線１８と導電性薄膜層１７の間の固定正電荷
及び配線１８にかかる電位の影響は基板には及ぶことは
ない。また、導電性薄膜層１７と基板１１間に蓄積され
た固定正電荷は基板１１に多少の影響をおよぼすが、基
板１１に反転層を形成することはない。
及び配線１８にかかる電位の影響は基板には及ぶことは
ない。また、導電性薄膜層１７と基板１１間に蓄積され
た固定正電荷は基板１１に多少の影響をおよぼすが、基
板１１に反転層を形成することはない。
従って、ＮチャネルＭＯＳ）ランジスタＴｒｉ、Ｔｒ２
間にはリーク電流が流れず、各素子が正常に動作する。
間にはリーク電流が流れず、各素子が正常に動作する。
更に、ゲート電極１５と水平方向のソース、ドレイン領
域１２．１３の端部と隣接し、ゲート電極１５と同一膜
厚の絶縁層１９で構成される領域２０．２１を障けたこ
とにより、ゲート電極端部における寄生′トＯＳトラン
ジスタは形成されない。同様に、Ｎチャネル型ＭＯＳ）
ランジスタＴｒｌ、Ｔｒ２とその隣に位置するＭＯＳ）
ランジスタ（図示しない）との間のリーク電流も流れず
、素子分離が完全になされる。
域１２．１３の端部と隣接し、ゲート電極１５と同一膜
厚の絶縁層１９で構成される領域２０．２１を障けたこ
とにより、ゲート電極端部における寄生′トＯＳトラン
ジスタは形成されない。同様に、Ｎチャネル型ＭＯＳ）
ランジスタＴｒｌ、Ｔｒ２とその隣に位置するＭＯＳ）
ランジスタ（図示しない）との間のリーク電流も流れず
、素子分離が完全になされる。
上述した実施例においては、導電性薄膜に多結晶シリコ
ンを用いたが、この他にアルミニウム。
ンを用いたが、この他にアルミニウム。
モリブデンシリサイド、ニッケル−クロム合金または、
チタン系合金等を用いても同様な効果が得られる。又１
回路素子としては、ＭＯＳ）ランジスタに限られること
はない。
チタン系合金等を用いても同様な効果が得られる。又１
回路素子としては、ＭＯＳ）ランジスタに限られること
はない。
以上述べたように０本発明により、複数の回路素子領域
間の厚い絶縁膜上に配線を有する半導体装置が、放射線
の被曝を受ける状態においても。
間の厚い絶縁膜上に配線を有する半導体装置が、放射線
の被曝を受ける状態においても。
回路素子領域間の電流のリークを阻止できる。従って宇
宙空間あるいは原子力発電プラント等の環境下において
も正常に動作する半導体装置を提供できるものである。
宙空間あるいは原子力発電プラント等の環境下において
も正常に動作する半導体装置を提供できるものである。
第１図は本発明の一実施例の平面図を示し、第２図は第
１図の断面図、第３図は従来例の断面図を示す。 １１・・・半導体基板。 １２．１３・・・ＭＯＳＪ半導体のソース、ドレイン領
域。 １５・・・ゲート電極、１６・・・絶縁膜層。 １７・・・導電性薄膜、１８・・・配 線。 １９・・・ゲート絶縁膜と同一膜厚の絶縁膜。 工業技術院長 等々力 達 ＴｒＩ Ｔｒ２第１８ 第２図
１図の断面図、第３図は従来例の断面図を示す。 １１・・・半導体基板。 １２．１３・・・ＭＯＳＪ半導体のソース、ドレイン領
域。 １５・・・ゲート電極、１６・・・絶縁膜層。 １７・・・導電性薄膜、１８・・・配 線。 １９・・・ゲート絶縁膜と同一膜厚の絶縁膜。 工業技術院長 等々力 達 ＴｒＩ Ｔｒ２第１８ 第２図
Claims (4)
- （１）一導電型半導体基板と、 この基板表面に隣接して形成され、異なる回路素子の一
部となる第１、第２の他導電型領域と、 この第１、第２の他導電型領域間の前記基板上に形成さ
れた第１の絶縁層と、 この第１の絶縁層上に形成された第１の導電層と、 この第１の導電層上に形成された第２の絶縁層と、 この第２の絶縁層上に形成された第２の導電層とから成
る半導体装置において前記第１の導電層は一定電位に保
持されていることを特徴とする半導体装置。 - （２）前記回路素子はＭＯＳ型トランジスタであること
を特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）前記第１の導電層は、前記第２の導電層より巾広
に形成されていることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - （４）前記導電性薄膜層が、多結晶シリコン、アルミニ
ウム、モリブデンシリサイド、ニッケル−クロム合金、
またはチタン系合金の少なくとも一つの材料からなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325186A JPS62250672A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325186A JPS62250672A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62250672A true JPS62250672A (ja) | 1987-10-31 |
Family
ID=14077286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9325186A Pending JPS62250672A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62250672A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102251A (en) * | 1979-01-29 | 1980-08-05 | Toshiba Corp | Mos integrated circuit device |
| JPS5619650A (en) * | 1979-07-25 | 1981-02-24 | Toshiba Corp | Semiconductor device |
-
1986
- 1986-04-24 JP JP9325186A patent/JPS62250672A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102251A (en) * | 1979-01-29 | 1980-08-05 | Toshiba Corp | Mos integrated circuit device |
| JPS5619650A (en) * | 1979-07-25 | 1981-02-24 | Toshiba Corp | Semiconductor device |
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