JPS62245595A - 半導体メモリ−セル - Google Patents
半導体メモリ−セルInfo
- Publication number
- JPS62245595A JPS62245595A JP61088725A JP8872586A JPS62245595A JP S62245595 A JPS62245595 A JP S62245595A JP 61088725 A JP61088725 A JP 61088725A JP 8872586 A JP8872586 A JP 8872586A JP S62245595 A JPS62245595 A JP S62245595A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistor
- refresh
- reading
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000015654 memory Effects 0.000 abstract description 27
- 238000013459 approach Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的コ
（産業上の利用分野）
本発明は電荷蓄積によって情報を記憶する半導体メモリ
ーセルに関する。
ーセルに関する。
（従来の技術）
従来の３トランジスタ構成のメモリーセルを第２図に示
す、このメモリーセルは電荷をゲート部分に蓄積するト
ランジスタ１、書きこみを制御するトランジスタ２、読
み出しを制御するトランジスタ３、書きこみ時に使用す
るビット線４およびワード線５、読み出し時に使用する
ビット線６およびワード線７から構成される。
す、このメモリーセルは電荷をゲート部分に蓄積するト
ランジスタ１、書きこみを制御するトランジスタ２、読
み出しを制御するトランジスタ３、書きこみ時に使用す
るビット線４およびワード線５、読み出し時に使用する
ビット線６およびワード線７から構成される。
次にこのメモリーセルの動作を説明する。説明の便宜の
ためトランジスタ１のｒ−）容量をＣＩとし、各使用ト
ランジスタはＮチャネルｆｊｌ ＭＯＳ ＦＥＴを想定
する。読み出し時にはまずビット線６をプリチャージし
た後、ワード線７によりトランジスタ３を導通させる。
ためトランジスタ１のｒ−）容量をＣＩとし、各使用ト
ランジスタはＮチャネルｆｊｌ ＭＯＳ ＦＥＴを想定
する。読み出し時にはまずビット線６をプリチャージし
た後、ワード線７によりトランジスタ３を導通させる。
このときＣＩに電荷が蓄積さット線６は放電され、接地
電位に近づく。またＣＩＫ電荷が蓄積されていないとト
ランジスタ１は非導通状態にあるため、ビット線６は放
電されず、プリチャージ電位のまま保たれる。このよう
にトランジスタ１の導通、非導通を判定することで記憶
内容が絖み出される。一方、書きこみ時にはビット線４
を書きこむ内容に応じてプリチャージ電位が接地電位に
し、ワードｌ］１５によ抄トランジスタ２を導通させ、
ＣＩを充電もしくは放電することで書きこみを行なう。
電位に近づく。またＣＩＫ電荷が蓄積されていないとト
ランジスタ１は非導通状態にあるため、ビット線６は放
電されず、プリチャージ電位のまま保たれる。このよう
にトランジスタ１の導通、非導通を判定することで記憶
内容が絖み出される。一方、書きこみ時にはビット線４
を書きこむ内容に応じてプリチャージ電位が接地電位に
し、ワードｌ］１５によ抄トランジスタ２を導通させ、
ＣＩを充電もしくは放電することで書きこみを行なう。
このメモリーセルは電荷蓄積型であるため長時間（数秒
間）放置すると電荷量が変化し、情報が失なわれる。よ
って定期的に再充電または再放電を行なう必要がある。
間）放置すると電荷量が変化し、情報が失なわれる。よ
って定期的に再充電または再放電を行なう必要がある。
これをリフレッシュと称しているが、このメモリーセル
では次のように行なう。まず通常の方法で読み出しを行
ない、ビット線６に読み出しデータを乗せる。次にワー
ド線７によりトランジスタ３を非導通にし、ビット線６
のデータを反転した信号をビット線４に乗せて、通常の
書きこみ動作を行なう。これによりリフレッシュが完了
する。
では次のように行なう。まず通常の方法で読み出しを行
ない、ビット線６に読み出しデータを乗せる。次にワー
ド線７によりトランジスタ３を非導通にし、ビット線６
のデータを反転した信号をビット線４に乗せて、通常の
書きこみ動作を行なう。これによりリフレッシュが完了
する。
しかしながら従来の３トランジスタ構成のメモリーセル
を使ったメモリでは、リフレッシュ動作時に、読み出し
用のビット線と書きこみ用のビット線を使うため、同時
に読み出し、書きこみが出来ないという欠点があった。
を使ったメモリでは、リフレッシュ動作時に、読み出し
用のビット線と書きこみ用のビット線を使うため、同時
に読み出し、書きこみが出来ないという欠点があった。
（発明が解決しようとする問題点）
上述のように従来の電荷蓄積型メモリーでは、読み出し
、書きこみとは別にリフレッシュ期間を設ける必要があ
ったが、本発明は、このリフレッシュを読み出し、書き
こみと同時に行なえるメモリーを構成する半導体メモリ
ーセルを提供するものである。
、書きこみとは別にリフレッシュ期間を設ける必要があ
ったが、本発明は、このリフレッシュを読み出し、書き
こみと同時に行なえるメモリーを構成する半導体メモリ
ーセルを提供するものである。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、ソー
スが接地された１導電型の第１のＭＯＳトランジスタ、
第１のビット線と第１のＭＯＳ トランジスタのゲート
との間を妾枕する１導電型の第２のＭＯＳ トランジス
タ、第１のＭＯＳ トランジスタのドレインと第２のビ
ット線との間を接続する１導電型の第３のＭＯＳ トラ
ンジスタ、第１のＭＯＳ トランジスタのゲートと第２
のビット線との間を接続する１導電型の第４のＭＯＳト
ランジスタを有し、第２．第３．第４のＭＯＳ トラン
ジスタのゲートはそれぞれ別個に制御され、第１のＭＯ
Ｓトランジスタのｆ−）部の容ψに電荷を蓄積し、第２
のＭＯＳ トランジスタと第１のビット線を通して読み
出しと書きこみを行な込、第３．第４のＰｉ［）Ｓ ト
ランジスタと第２のビット線によりり７レツシ一動作を
行なうことを特徴とする。即ち本発明のメモリーセルで
は、従来の３トランジスタ構成のメモリセルで書きこみ
専用に使っていたビット線を書きこみ、読み出しに使用
し、また読み出し用に使っていたビットｍをリフレッシ
ュのみに使用し、さらにリフレッシュ専用にトランジス
タを１個付加している。この構成のメモリセルを使用し
て、読み出し・書きこみと同時にリフレッシュも実行で
きる電荷蓄積型メモリが実現できる。
スが接地された１導電型の第１のＭＯＳトランジスタ、
第１のビット線と第１のＭＯＳ トランジスタのゲート
との間を妾枕する１導電型の第２のＭＯＳ トランジス
タ、第１のＭＯＳ トランジスタのドレインと第２のビ
ット線との間を接続する１導電型の第３のＭＯＳ トラ
ンジスタ、第１のＭＯＳ トランジスタのゲートと第２
のビット線との間を接続する１導電型の第４のＭＯＳト
ランジスタを有し、第２．第３．第４のＭＯＳ トラン
ジスタのゲートはそれぞれ別個に制御され、第１のＭＯ
Ｓトランジスタのｆ−）部の容ψに電荷を蓄積し、第２
のＭＯＳ トランジスタと第１のビット線を通して読み
出しと書きこみを行な込、第３．第４のＰｉ［）Ｓ ト
ランジスタと第２のビット線によりり７レツシ一動作を
行なうことを特徴とする。即ち本発明のメモリーセルで
は、従来の３トランジスタ構成のメモリセルで書きこみ
専用に使っていたビット線を書きこみ、読み出しに使用
し、また読み出し用に使っていたビットｍをリフレッシ
ュのみに使用し、さらにリフレッシュ専用にトランジス
タを１個付加している。この構成のメモリセルを使用し
て、読み出し・書きこみと同時にリフレッシュも実行で
きる電荷蓄積型メモリが実現できる。
（実施例）
以下、本発明の実施例を第１図に基づいて説明する。な
おここで第２図のものと対応する個所には同一符号を用
いる。本発明のメモリーセルは、ゲート部に電荷を蓄積
するトランジスタ１．トランジスタ１のｒ−）をビット
１１１ｉ！４に接続するトランジスタ２、トランジスタ
１のドレインをビット線６に接続するトランジスタ３．
トランジスタ１のゲートをビット線６に接続するトラン
ジスタ８゜およびトランジスタ２を導通制御するワード
線５゜トランジスタ３を導通制御するワード線７．トラ
ンゾスタ８を導通制御するワード線９から構成されてい
る。
おここで第２図のものと対応する個所には同一符号を用
いる。本発明のメモリーセルは、ゲート部に電荷を蓄積
するトランジスタ１．トランジスタ１のｒ−）をビット
１１１ｉ！４に接続するトランジスタ２、トランジスタ
１のドレインをビット線６に接続するトランジスタ３．
トランジスタ１のゲートをビット線６に接続するトラン
ジスタ８゜およびトランジスタ２を導通制御するワード
線５゜トランジスタ３を導通制御するワード線７．トラ
ンゾスタ８を導通制御するワード線９から構成されてい
る。
次にこの実施例の動作を説明する。説明の便宜のため、
トランジスタ１のｆ−１容量をＣＩとし、各使用トラン
ジスタはＮチャネルＭＯＳ型であるとする。
トランジスタ１のｆ−１容量をＣＩとし、各使用トラン
ジスタはＮチャネルＭＯＳ型であるとする。
読み出し、書きこみ動作はｌトランジスタ、１キヤ／Ｉ
Ｐシタ型のメモリセルと同様に行なう。読み出し時には
まずビット線４をプリチャー、λ市、位Ｖ、までプリチ
ャージし１次にワード線５によってトランジスタ２を導
通させ、Ｃ１の電荷を読み出す。
Ｐシタ型のメモリセルと同様に行なう。読み出し時には
まずビット線４をプリチャー、λ市、位Ｖ、までプリチ
ャージし１次にワード線５によってトランジスタ２を導
通させ、Ｃ１の電荷を読み出す。
今、ＣＩの容量を０８１ビット脚４の容量をＣＢ、：す
る。Ｃ１がＶ、の電圧まで充電されていた場合、ビット
線４の電位ＶＢはｖＰのまま変化しない。一方、Ｃ１が
放電状態にあった場合、ビット線の電位Ｖ。
る。Ｃ１がＶ、の電圧まで充電されていた場合、ビット
線４の電位ＶＢはｖＰのまま変化しない。一方、Ｃ１が
放電状態にあった場合、ビット線の電位Ｖ。
は以下の式で与えられる。
よって記憶されていた内容により、Ｃ３ｖＰ／（ＣＢ十
〇Ｉｌ）の振幅をもった信号電位がビット線４に現われ
ることになる。ダミービット線に以下の式で与えら電位
ｖＲを設定し、センスアンプを動作させてビット線振幅
を拡大し、データを読み出す。一方、書きこみはビット
線４の電位を、記憶させる情報に従ってｖＰが接地電位
にした後、ワードｆＩ＃ＳによりＣ１ｔ−充電または放
電する。
〇Ｉｌ）の振幅をもった信号電位がビット線４に現われ
ることになる。ダミービット線に以下の式で与えら電位
ｖＲを設定し、センスアンプを動作させてビット線振幅
を拡大し、データを読み出す。一方、書きこみはビット
線４の電位を、記憶させる情報に従ってｖＰが接地電位
にした後、ワードｆＩ＃ＳによりＣ１ｔ−充電または放
電する。
次にリフレッシュの方法について説明する。まずビット
線６をプリチャージした後、ワード線７によりトランジ
スタ３を導通状態にし、トランジスタ１の導通の有無に
より、記憶内容を読み出す。
線６をプリチャージした後、ワード線７によりトランジ
スタ３を導通状態にし、トランジスタ１の導通の有無に
より、記憶内容を読み出す。
Ｃ宜が充電されていればビット線６は接地電位に近づき
、Ｃ１が放電されていればビット線６はプリチャージ電
位のま１となる。このようにして読み出した信号はラッ
チにとりこみ、ワード１１！７を低レベルにしてトラン
ジスタ３を非導通にする。
、Ｃ１が放電されていればビット線６はプリチャージ電
位のま１となる。このようにして読み出した信号はラッ
チにとりこみ、ワード１１！７を低レベルにしてトラン
ジスタ３を非導通にする。
次にビット線６をセルの記憶内容に対応する電位に設定
する。Ｃ１が充電されていればビット線６をプリチャー
ジ電位に設定し、放電されていればビット線６を接地電
位に設定する。設定後ワード線９を高レベルにしてトラ
ンジスタ８を導通状態にし、Ｃ１を充電または放電する
。これでリフレッシュ動作が完了する。
する。Ｃ１が充電されていればビット線６をプリチャー
ジ電位に設定し、放電されていればビット線６を接地電
位に設定する。設定後ワード線９を高レベルにしてトラ
ンジスタ８を導通状態にし、Ｃ１を充電または放電する
。これでリフレッシュ動作が完了する。
以上述べた様に読み出し・書きこみとリフレッシュとは
別個のワード線で実行するため、リフレッシュのために
通常のアクセスが妨げられることはない。この点につい
て以下、詳細に説明する。
別個のワード線で実行するため、リフレッシュのために
通常のアクセスが妨げられることはない。この点につい
て以下、詳細に説明する。
まず読み出し・曹きこみとリフレッシュが別個の行（行
は１つのワード線に連なるメモリーセルアレイ）に対し
て行ｔ「われる場合はビット＆＋が読み出し・書きこみ
用とリフレッシュ用で別になっていることから、問題が
生じないことは明らかである。また同一の行に対して読
み出しとリフレッシュを同時に行なうと、読み出しの際
に１時的に破壊されたデータを読んでリフレッシュする
可能性があり、同時には行なえない。これはワード線５
が高レベルにｔｃったときに、ワード線７．９が必らず
低レベルになるような論理関係を設定することで容易に
回避できる。なお、ビット線６の側の読み出しは非破壊
読み出しであるため、リフレッシュ動作をどの段階で打
ち切ってもメモリーセルの記憶内容を破壊する結果には
ならない。またピット１ｌｉｌｊ１４の側の本来の読み
出し動作はセンスアンプの働きによって記憶内容をリフ
レッシュするため、ビット線６からのリフレッシュをそ
の行だけ飛ばしても問題にはならない。
は１つのワード線に連なるメモリーセルアレイ）に対し
て行ｔ「われる場合はビット＆＋が読み出し・書きこみ
用とリフレッシュ用で別になっていることから、問題が
生じないことは明らかである。また同一の行に対して読
み出しとリフレッシュを同時に行なうと、読み出しの際
に１時的に破壊されたデータを読んでリフレッシュする
可能性があり、同時には行なえない。これはワード線５
が高レベルにｔｃったときに、ワード線７．９が必らず
低レベルになるような論理関係を設定することで容易に
回避できる。なお、ビット線６の側の読み出しは非破壊
読み出しであるため、リフレッシュ動作をどの段階で打
ち切ってもメモリーセルの記憶内容を破壊する結果には
ならない。またピット１ｌｉｌｊ１４の側の本来の読み
出し動作はセンスアンプの働きによって記憶内容をリフ
レッシュするため、ビット線６からのリフレッシュをそ
の行だけ飛ばしても問題にはならない。
次に書きこみ動作とリフレッシュ動作を同一行について
実行する場合を考えると、リフレッシュはもとのデータ
を変更しない方向に作用するため書きこみ動作を妨害す
る。よって同一行に対する書きこみとリフレッシュは出
来ないことになる。
実行する場合を考えると、リフレッシュはもとのデータ
を変更しない方向に作用するため書きこみ動作を妨害す
る。よって同一行に対する書きこみとリフレッシュは出
来ないことになる。
これもワード線５が高レベルになると、ワード線７．９
を必らず低レベルにするような論理関係を設定すること
で回避できる。なお、書きこみ動作時に、一時的にセン
スアンプを動作させることによって、書きこむ意図のな
いセルに対してビット線４の側からリフレッシュができ
るため、書きこみ中の行のビット線６からのリフレッシ
ュを飛ばしても問題にはならない。
を必らず低レベルにするような論理関係を設定すること
で回避できる。なお、書きこみ動作時に、一時的にセン
スアンプを動作させることによって、書きこむ意図のな
いセルに対してビット線４の側からリフレッシュができ
るため、書きこみ中の行のビット線６からのリフレッシ
ュを飛ばしても問題にはならない。
以上の説明はすべてトランジスタがＮチャネル型ＭＯ８
Ｆ’ｇＴの場合のものであるが、Ｐチャネル型ＭＯ８Ｆ
ＥＴについても同様の説明が可能である。
Ｆ’ｇＴの場合のものであるが、Ｐチャネル型ＭＯ８Ｆ
ＥＴについても同様の説明が可能である。
［発明の効果］
以上詳述したように従来の電荷蓄積型メモリーがリフレ
ッシュ期間中に読み出し、書きこみが不可能であったの
に対し、本発明のメモリーセルで構成する電荷蓄積型メ
モリーは随時読み出し、書きこみが実行できるという利
点を有する。
ッシュ期間中に読み出し、書きこみが不可能であったの
に対し、本発明のメモリーセルで構成する電荷蓄積型メ
モリーは随時読み出し、書きこみが実行できるという利
点を有する。
第１図は本発明の一実施例を軍す回路図、第２図は従来
のメモリーセルの回路図である。 １〜３，８・・・ＭＯＳ トランジスタ、４．６・・・
ビット線、５，７．９・・・ワード線。 出願人代理人 弁坤士 鈴 江 武 彦第１０ 第２図
のメモリーセルの回路図である。 １〜３，８・・・ＭＯＳ トランジスタ、４．６・・・
ビット線、５，７．９・・・ワード線。 出願人代理人 弁坤士 鈴 江 武 彦第１０ 第２図
Claims (2)
- （１）ソースが接地された１導電型の第１のＭＯＳトラ
ンジスタ、第１のビット線と第１のＭＯＳトランジスタ
のゲートとの間を接続する１導電型の第２のＭＯＳトラ
ンジスタ、第１のＭＯＳトランジスタのドレインと第２
のビット線との間を接続する１導電型の第３のＭＯＳト
ランジスタ、第１のＭＯＳトランジスタのゲートと第２
のビット線との間を接続する１導電型の第４のＭＯＳト
ランジスタを有し、第２、第３、第４のＭＯＳトランジ
スタのゲートはそれぞれ別個に制御され、第１のＭＯＳ
トランジスタのゲート部の容量に電荷を蓄積し、第２の
ＭＯＳトランジスタと第１のビット線を通して読み出し
と書きこみを行ない、第３、第４のＭＯＳトランジスタ
と第２のビット線によりリフレッシュ動作を行なうこと
を特徴とする半導体メモリーセル。 - （２）前記第３、第４のＭＯＳトランジスタが導通する
期間を第２のＭＯＳトランジスタが非導通の期間に限定
することを特徴とする特許請求の範囲第１項に記載の半
導体メモリーセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088725A JPS62245595A (ja) | 1986-04-17 | 1986-04-17 | 半導体メモリ−セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088725A JPS62245595A (ja) | 1986-04-17 | 1986-04-17 | 半導体メモリ−セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245595A true JPS62245595A (ja) | 1987-10-26 |
Family
ID=13950885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088725A Pending JPS62245595A (ja) | 1986-04-17 | 1986-04-17 | 半導体メモリ−セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307788B1 (en) | 1998-06-24 | 2001-10-23 | Yamaha Corporation | Semiconductor memory cell having read/write circuit capable of performing random access |
-
1986
- 1986-04-17 JP JP61088725A patent/JPS62245595A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307788B1 (en) | 1998-06-24 | 2001-10-23 | Yamaha Corporation | Semiconductor memory cell having read/write circuit capable of performing random access |
| US6317365B1 (en) | 1998-06-24 | 2001-11-13 | Yamaha Corporation | Semiconductor memory cell |
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