JPS62232028A - Rom type multiplier - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、正数表示の被乗数Xと2の補数表示形式の
乗数Yとの乗算を実行するROM型乗算器に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a ROM type multiplier that performs multiplication of a multiplicand X expressed as a positive number and a multiplier Y expressed as a two's complement number.
第4図は、本発明者らの開発にかかるROM型乗算器を
示す図である。これは8ビツトの被乗数Xと8ビツトの
乗数Yの乗算を行なう回路であり、101〜104は各
部分積を求める第1〜第4のROM、105は所定の桁
上げを実施するためのセレクタ、106は加算器、10
7は乗算制御回路である。FIG. 4 is a diagram showing a ROM type multiplier developed by the present inventors. This is a circuit that multiplies the 8-bit multiplicand , 106 is an adder, 10
7 is a multiplication control circuit.
まず、積Pの導出法について下記の[1]〜[3]式を
参照して説明する。First, a method for deriving the product P will be explained with reference to equations [1] to [3] below.
X”X7 ・27+x、、’2’ +X5 1’ +
Xa ’2’+X、 ・23+x2 ・2” +)
(、・”2 + x 。X"X7 ・27+x,,'2' +X5 1'+
Xa '2'+X, ・23+x2 ・2" +)
(,・”2 + x.
−(X、・23 +x、・2” +xs ・2+X4
)2’+(X、・2’ +xt ・2” +X、
・2+xo)−Xu ・ 2’ +XL
[1コX” yt ・
2’ +)’b ・2’ +3’s ・2’ +y
、 ・24+y3 ・2’+yt ・2”+y+
・2+y0=(y、・23+yb ・2” +Ys
・2+y4)2’+(y、・23+V2 ・2”
+y+ ・2+yo)=yu ・2’ +YL
[2]P−X −Y
” (XLI ’ 2’ +Xt )(Yu ’
2’ +Yt、)=X、・Yo ・211+Xu −Y
L ・24+XL−YU ・2’ +)CL ’ Y
L [3]ここでXとYを8ビツトのデー
タと想定しているので、このX、Yの一般式はそれぞれ
[1]式及び[2]式の第1番目の式のように表現でき
る。これらを上位と下位の4ビツトずつに分解したのが
[1]。-(X, ・23 +x, ・2” +xs ・2+X4
)2'+(X, ・2' +xt ・2" +X,
・2+xo)-Xu ・2' +XL
[1 piece X”yt・
2'+)'b・2'+3's・2' +y
, ・24+y3 ・2'+yt ・2"+y+
・2+y0=(y, ・23+yb ・2” +Ys
・2+y4)2'+(y, ・23+V2 ・2"
+y+ ・2+yo)=yu ・2' +YL
[2]P-X-Y"(XLI'2'+Xt)(Yu'
2' +Yt, )=X, ・Yo ・211+Xu −Y
L ・24+XL-YU ・2'+)CL' Y
L [3] Here, we assume that X and Y are 8-bit data, so the general formulas for X and Y can be expressed as the first formulas in formulas [1] and [2], respectively. . These are broken down into upper and lower 4 bits [1].
[2]式の第2番目の弐である。Xの上位4ビツトをX
U、下位4ビツトをXL、Yの上位4ビツトをYU、下
位4ビツトをYLとしたのが第3番目の式である。従っ
て、積Pは[3]式のような部分積の和として求めるこ
とができる。なお、式中、28と24はそれぞれ8ビツ
ト、4ビツトの桁上げを示している。そこで、部分積X
u’Yu。[2] This is the second 2 in formula. The top 4 bits of X
The third equation is where U, the lower 4 bits are XL, the upper 4 bits of Y are YU, and the lower 4 bits are YL. Therefore, the product P can be obtained as a sum of partial products as shown in equation [3]. In the formula, 28 and 24 indicate 8-bit and 4-bit carries, respectively. Therefore, the partial product X
u'Yu.
−x、、−=
Xu ・YL 、Xt −Yu 、XL −Yt
をいずれかの手段で求めればよい。ROM型乗算器は、
これら部分積の導出手段にROMを用いたものであり、
この導出方法を次に説明する。4ビツト×4ビツトの積
は、0〜225の数値範囲となる。この数値は8ビツト
で表現できる。一方、4ビツトと4ピントの計8ビット
の示すアドレス数は256通りある。4ビツトの分解数
Xu、xt 、Y、、ytの組合せをROMのアドレス
とし、ROMに収納された乗算結果の8ビツトのデータ
を読み出せば、瞬時に部分積が求まる。このとき、それ
ぞれのROM容量は256ハイトでよい。-x,,-=Xu ・YL, Xt -Yu, XL -Yt
can be found by any means. The ROM type multiplier is
A ROM is used as a means for deriving these partial products,
This derivation method will be explained next. The product of 4 bits x 4 bits has a numerical value range of 0 to 225. This number can be expressed in 8 bits. On the other hand, there are 256 addresses indicated by a total of 8 bits, 4 bits and 4 pins. If the combination of the 4-bit decomposition numbers Xu, xt, Y, . At this time, each ROM capacity may be 256 heights.
次に動作について説明する。第lROMl01〜第4R
OM104でそれぞれXuとYu、XuとYL、XLと
/u、XtとYLをアドレスとしてそれぞれの部分積を
もとめ、セレクタ105で上記[3]式に従って桁上げ
を実行し、加算器106で順次に部分積の加算を行ない
、積Pを得る。Next, the operation will be explained. 1ROM101~4thR
The OM 104 uses Xu and Yu, Xu and YL, XL and /u, and Xt and YL as addresses to find the respective partial products, the selector 105 executes carry according to the above formula [3], and the adder 106 sequentially calculates the partial products. The partial products are added to obtain the product P.
乗算制御回路107はセレクタ105のセレクト信号お
よび順次加算の制御信号を発生する。Multiplication control circuit 107 generates a select signal for selector 105 and a control signal for sequential addition.
以上のようにしてROM型乗算器が実現できる。A ROM type multiplier can be realized in the above manner.
上記第4図のROM型乗算器は以上のように構成されて
いるので、正数同士の乗算は可能であるが、正数と負数
を含む2の補正表示形式のデータの乗算はできないとい
う問題点があった。Since the ROM type multiplier shown in Fig. 4 is configured as described above, it is possible to multiply positive numbers, but the problem is that it cannot multiply data in the corrected display format of 2, which includes positive numbers and negative numbers. There was a point.
この発明は、上記のような問題点を解消するためになさ
れたもので、正数表示と2の補数表示形式のデータの乗
算を可能とするROM型乗算器を得ることを目的とする
。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a ROM type multiplier that is capable of multiplying data in a positive number display format and a two's complement display format.
この発明に係るROM型乗算器は、2の補数表示データ
を正数化する正数化手段、正数と正数の部分積を算出す
るROMを用いた部分積算出手段、正数を1の補数化す
る補数化回路と固定数値発生回路とからなる乗算補正手
段、および部分積と乗算補正手段の出力とを合成加算す
る合成加算手段とを設けたものである。The ROM type multiplier according to the present invention includes a positive number converting means for converting two's complement display data into a positive number, a partial product calculating means using a ROM that calculates a partial product of a positive number and a positive number, and a positive number converting means for converting a positive number into a positive number. The multiplication correction means includes a complementing circuit that performs complementing and a fixed numerical value generation circuit, and a synthesis addition means that synthesizes and adds the partial product and the output of the multiplication correction means.
この発明においては、正数表示の被乗数と2の補数表示
形式の乗数とを乗算するのに、2の補数表示形式のデー
タを正数化した後、ROMを用いて正数同士の部分積を
求め、その結果に所要の乗算補正処理と所定の定数の加
算とを行うようにしたので、負数を含む数と正数との乗
算が可能にな−る。In this invention, in order to multiply a multiplicand in a positive number representation by a multiplier in a two's complement representation format, after converting the data in a two's complement representation format to a positive number, a ROM is used to calculate the partial product of the positive numbers. Since the result is subjected to necessary multiplication correction processing and addition of a predetermined constant, it becomes possible to multiply a number including a negative number by a positive number.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
まず、nビットの正数の被乗数Xとnビットの2の補数
表示形式の乗数Yの乗算アルゴリズムを示す。First, an algorithm for multiplying an n-bit positive multiplicand X and an n-bit two's complement multiplier Y will be described.
<y、はYの最上位ビットで、極性符号)=Y、−2”
[5]P=X ・ Y
=x−y、−2’−’ ・X [7](
xsは極性符号)
−XI =x+ +i=x+2’ +i [9]
P=X−Y、−2’−’ ・X
=X −Y、 −2′″−1・X1
= X ・ y+ + (2′″ +X+1
) ・ 2 ′″−’ [10コP=
X−Y、 +X ・ 2n−1+ 2 Zr+−
+ + tl n−1[11コ[4]式は、正数Xの
一般式、[5]式は2の補数表示形式の一般式である。<y, is the most significant bit of Y, polarity sign) = Y, -2"
[5] P=X ・Y = x-y, -2'-' ・X [7] (
xs is the polarity sign) -XI =x+ +i=x+2' +i [9]
P=X-Y, -2'-' ・X =X -Y, -2'''-1・X1 = X ・y+ + (2'''+X+1
) ・ 2 ′″-' [10 pieces P=
X-Y, +X ・2n-1+ 2 Zr+-
+ + tl n-1 [11 The formula [4] is a general formula for a positive number X, and the formula [5] is a general formula in two's complement representation format.
y、は極性符号であり、一般にY≧00ときySは“0
”、Y〈0のときysは1″である。このままでは、Y
に負符号が存在して乗算できないので、(2” −2’
−’)を加算して書き直した式を[6]に示す。y is a polarity sign, and generally when Y≧00, yS is “0
", when Y<0, ys is 1". At this rate, Y
Since there is a negative sign in and cannot be multiplied, (2” −2'
The equation rewritten by adding -') is shown in [6].
このとき、Y、は1 )’5−Oorlとなるので、
正数とみなすことができる。[7]弐は、P=X・Yの
導出過程を示している。ここで、−Xという値が出てく
るが、Xは正数のため、負の概念がない。そこで、Xを
[8]弐のように(n+1)ビットの2の補数表示形式
の数X1とする。極性符号X、は(n+1)ビット目の
値であり、Xは常に正数なので、χ、−“′0”である
。[8]式はX、の一般式であり、数値としては、X+
=Xであることがわかる。よって、−X−X+である。At this time, Y becomes 1)'5-Oorl, so
It can be considered a positive number. [7] Part 2 shows the process of deriving P=X・Y. Here, the value -X appears, but since X is a positive number, there is no concept of negative. Therefore, let X be a number X1 in a two's complement representation format of (n+1) bits, such as [8]2. The polarity code X is the value of the (n+1)th bit, and since X is always a positive number, it is χ,−“′0”. [8] Formula is a general formula for X, and as a numerical value,
It can be seen that =X. Therefore, -X-X+.
[9]式では−X+ =X+ + 1の2の補数表示形
式の恒等式を用いて−X、をXと定数であられしたもの
である。’[10]はP−X−Yの導出過程の[7]式
以降の部分を示している。[11]式は変形した2の補
数表示データY1と正数Xとの積Pを得る一般式を示す
。In formula [9], -X is expressed as X and a constant using the identity expressed in two's complement form -X+ = X+ + 1. '[10] indicates the part after equation [7] in the process of deriving P-X-Y. Equation [11] shows a general equation for obtaining the product P of the transformed two's complement display data Y1 and the positive number X.
これが本発明で採用する乗算アルゴリズムである。[1
1]式中、X ’ Y + は上記第4図のものと同様
の手段で乗算でき、又はXの単純なビット反転で実現で
きる。なお、2 n−1は桁上げピントを示している。This is the multiplication algorithm employed in the present invention. [1
1], where X'Y+ can be multiplied by the same means as in FIG. 4 above, or can be realized by simple bit inversion of X. Note that 2 n-1 indicates carry focus.
第1図はこの発明の一実施例を示すブロック構成図で、
上述の方法に従って積Pを求めるものである。同図では
、X、Yとも8ビツトの場合(n=8)を想定している
。1は固定数21 S +a、?を発生する定数回路、
2はインバータ、3は8個のインバータ、4,5はXu
、 Xt 、又はY、、、Y、Lのいずれかを選ぶ2
/1セレクタ、6は部分積を求めるROMであり、7は
所定の桁上げを行うデータセレクタ、8は加算器であり
、9は加算したデータを一時保管するためのフリップフ
ロップ、10は全体の制御をおこなう乗算制御回路であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
The product P is determined according to the method described above. In the figure, it is assumed that both X and Y are 8 bits (n=8). 1 is a fixed number 21 S +a,? A constant circuit that generates
2 is an inverter, 3 is 8 inverters, 4 and 5 are Xu
, Xt, or Y, , Y, L2
/1 selector, 6 is a ROM for calculating partial products, 7 is a data selector that performs a predetermined carry, 8 is an adder, 9 is a flip-flop for temporarily storing the added data, 10 is an overall This is a multiplication control circuit that performs control.
次に動作について説明する。Yの極性符号y。Next, the operation will be explained. Y polarity sign y.
をインパーク2で反転する。これは例えばYs−0のと
き、1)’s=1、また、y、−1のとき、1−ys=
Oとなり、y、と1−y、が反転関係にあることを利用
したものである。この処理でYから正数Y、を導出でき
る。X及びYlを上記第4図の場合と同様に上位及び下
位各4ビットに分割してXu 、 XL 、 Yo
u、 Yetとなし、これらの組み合わせで、Xu
・You、 Xu ’ Yet、 Xt ・Y
IU+及びXL ・Y、L(7)部分積を順次ROM
6から決める。さらに、Xをインバータ3で反転(1の
補数処理)してYをつくる。これらの信号と定数回路l
からの固定数215.4−27とをデータセレクタ7に
より[3]および[11]式どおりに桁上げし、加算器
8で順次加算をおこない、積Pを16ビツトの並列デー
タとして求めることができる。Invert with impark 2. For example, when Ys-0, 1)'s=1, and when y, -1, 1-ys=
This takes advantage of the fact that y and 1-y are in an inverse relationship. Through this process, a positive number Y can be derived from Y. Divide X and Yl into upper and lower 4 bits each as in the case of FIG.
u, Yet and None, the combination of these, Xu
・You, Xu' Yet, Xt ・Y
IU+ and XL ・Y, L (7) partial products are sequentially ROMed
Decide from 6. Furthermore, Y is created by inverting (1's complement processing) X using an inverter 3. These signals and constant circuits
The fixed number 215.4-27 from 215.4-27 is carried by the data selector 7 according to formulas [3] and [11], and the adder 8 performs the sequential addition to obtain the product P as 16-bit parallel data. can.
なお、上記実施例において、インバータ2は2の補数表
示形式のデータを正数化する正数化回路を、インバータ
3及び定数回路1は乗算補正回路を、2/1セレクタ4
,5およびROM6は正数の部分積算出回路を、データ
セレクタ7、加算器8及びフリップフロップ9は本発明
のアルゴリズムに従って上記の部分データ群を加算する
加算手段を構成している。ここで、乗算制御回路10は
、例えばクロックとスタート信号を入力として、上記の
各部回路を所定の手順で制御するためのものである。In the above embodiment, the inverter 2 is a positive number conversion circuit that converts data in two's complement display format into a positive number, the inverter 3 and constant circuit 1 are a multiplication correction circuit, and the 2/1 selector 4 is a positive number conversion circuit.
, 5 and ROM 6 constitute a circuit for calculating partial products of positive numbers, and data selector 7, adder 8 and flip-flop 9 constitute addition means for adding the above partial data groups according to the algorithm of the present invention. Here, the multiplication control circuit 10 receives, for example, a clock and a start signal as input, and controls each of the above-mentioned circuits according to a predetermined procedure.
また、上記実施例では、ハードウェアで乗算アルゴリズ
ムを実現したが、ワンチップマイコンなどのプログラム
によって上記乗算アルゴリズムを実現してもよい。Furthermore, in the above embodiments, the multiplication algorithm is implemented using hardware, but the multiplication algorithm may also be implemented using a program such as a one-chip microcomputer.
次に、正数表示の被乗数X、2の補数表示の乗数Yが双
方とも8ビツトであり、8ビツトのマイコンを使用する
ようにした本発明の他の実施例を第2図に示す。第2図
において、11はYuの最上位ビットを反転させるイン
バータ、12.13は1バイトのI10ボートPo、P
+であり、I4はワンチップマイコンである。ワンチッ
プマイコン14において、15はCPU、16は内部R
OM、17は2バイトのI10ボートp、、p。Next, FIG. 2 shows another embodiment of the present invention in which the multiplicand X expressed as a positive number and the multiplier Y expressed as a two's complement number are both 8 bits, and an 8-bit microcomputer is used. In Figure 2, 11 is an inverter that inverts the most significant bit of Yu, 12.13 is 1 byte I10 port Po, P
+, and I4 is a one-chip microcomputer. In the one-chip microcomputer 14, 15 is the CPU, 16 is the internal R
OM, 17 is a 2-byte I10 port p,,p.
である。It is.
このワンチップマイコン14は、第3図のプログラムチ
ャートに従って[11]式による乗算をおこなう。即ち
、まず、XをXll、XLに分解し、XuをPoの上位
4ビツトに、XLをP、の上位4ビツトに入力する。Y
の最上位ビットをインバータ11で反転させることによ
りYlをつくり、それをY、u、Y、Lに分解し、Yl
uをPoの下位4ビツトに、YILをPlの下位4ビツ
トに入力する。This one-chip microcomputer 14 performs multiplication using equation [11] according to the program chart in FIG. That is, first, X is decomposed into Xll and XL, and Xu is inputted into the upper 4 bits of Po, and XL is inputted into the upper 4 bits of P. Y
Yl is created by inverting the most significant bit of
Input u to the lower 4 bits of Po and YIL to the lower 4 bits of Pl.
これにより、Poの入力はXu ・2’ +Y、、、
p+の入力はXL ・2’ +YILとなっている。こ
のPo。As a result, the input of Po is Xu ・2' +Y,...
The input of p+ is XL.2'+YIL. This Po.
P、をステップAでレジスタR,,R,にそれぞれ代入
し、ステップBで以下で部分積を4回求めるため、ルー
プ制御用レジスタiに3を収納する。In step A, P is assigned to the registers R, , R, respectively, and in step B, 3 is stored in the loop control register i in order to obtain the partial products four times below.
ステップCでそれぞれXu ’ YILI、 XL
”/+t。Xu' YILI, XL in step C respectively
”/+t.
Xu −Yet、 XL ’ Youを順に内部
ROMのアドレスにセットし、ステップDでそのROM
の出力をレジスタB、〜B0にストアする。ステップE
でステップC〜Dのループを4回回す。ステップFでX
を反転させて又とし、レジスタR5に代入する。最後に
ステップGで[3]と[11]の式にもとづいて加算を
おこない、積Pを算出して、ステップHでP2とP:l
のあわせて16本のボートに出力する。Set Xu -Yet and XL' You in the internal ROM address in order, and in step D
The output of is stored in registers B, ~B0. Step E
Repeat the loop from steps C to D four times. X in step F
is inverted and assigned to register R5. Finally, in step G, addition is performed based on formulas [3] and [11] to calculate the product P, and in step H, P2 and P:l
Outputs to 16 boats in total.
なお、上記2つの実施例では、8ビツト×8ビツトの場
合を考えたが、一般的にα×βピントの乗算の場合も、
同様に実行できることはもちろんである。Note that in the above two embodiments, the case of 8 bits x 8 bits was considered, but generally speaking, in the case of multiplication of α x β focus,
Of course, it can also be executed in the same way.
以上のように、この発明によれば、被乗数、又は乗数の
いずれか一方の2の補数表示形式のデータを正数化する
手段、ROMを用いて正数同士の乗算積を求める手段、
上記正数化に伴って必要となる乗算補正をする乗算補正
手段、及びこれらの出力を加算する加算手段によりRO
M型乗算器を構成するようにしたので、汎用の安価なR
OMと汎用TTLデバイスを使用して正数と負数を含む
任意の数値の乗算を実現できる効果がある。As described above, according to the present invention, there is a means for converting either the multiplicand or the multiplier in two's complement representation format into a positive number, a means for calculating the multiplication product of positive numbers using a ROM,
The RO
Since an M-type multiplier is configured, a general-purpose and inexpensive R
The advantage is that multiplication of arbitrary numbers including positive numbers and negative numbers can be realized using OM and general-purpose TTL devices.
第1図はこの発明の一実施例によるROM型乗算器のブ
ロック構成図、第2図は上記ROM型乗算器をワンチッ
プマイコンを使用して実現した本発明の他の実施例のブ
ロック構成図、第3図は上記他の実施例による演算のフ
ローチャート図、第4図は本発明者の開発にかかるRO
M型乗算器を示すブロック構成図である。
図において、1は固定数値発生回路、2は正数化手段を
構成するインバータ、3は1の補数化回路を構成するイ
ンバータ、4.5は2/1セレクタ、6はROM、・7
はデータセレクタ、8は加算器、9はフリップフロップ
、10は乗算制御回路、11はインバータ、12.13
は入力ボート、14はワンチップマイコン、15はCP
U、16は内部ROM、17は出力ボート、101〜1
03は部分積を求めるROM、105はセレクタ、10
6は加算器、107は乗算制御回路である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram of a ROM type multiplier according to one embodiment of the present invention, and FIG. 2 is a block diagram of another embodiment of the present invention in which the above-mentioned ROM type multiplier is realized using a one-chip microcomputer. , FIG. 3 is a flowchart of the calculation according to the other embodiment described above, and FIG. 4 is the RO developed by the inventor.
FIG. 2 is a block configuration diagram showing an M-type multiplier. In the figure, 1 is a fixed number generation circuit, 2 is an inverter forming a positive number conversion means, 3 is an inverter forming a 1's complement conversion circuit, 4.5 is a 2/1 selector, 6 is a ROM, and 7
is a data selector, 8 is an adder, 9 is a flip-flop, 10 is a multiplication control circuit, 11 is an inverter, 12.13
is input board, 14 is one-chip microcontroller, 15 is CP
U, 16 is internal ROM, 17 is output port, 101-1
03 is a ROM for calculating partial products, 105 is a selector, 10
6 is an adder, and 107 is a multiplication control circuit. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (3)
数Yを、それぞれ下式[A]、[B]のように表現した
とき上記X、Yの積Pを下式[C]に従って求めること
を特徴とするROM型乗算器。 X=Σ^n^−^1_i_=_0x_i・2^i[A]
Y=−y_s・2^m^−^1+Σ^m^−^2_j_
=_0y_j・2^j[B](y_sはYの極性符号) P=X・Y_1+@X@・2^m^−^1+2^m^+
^n^−^1+2^m^−^1[C](Y_1=Y+2
^m^−^1)(1) When the multiplicand X in positive number representation and the multiplier Y in two's complement representation are expressed as in the following formulas [A] and [B], the product P of the above X and Y is expressed as in the following formula [C]. A ROM type multiplier characterized by the following: X=Σ^n^-^1_i_=_0x_i・2^i[A]
Y=-y_s・2^m^-^1+Σ^m^-^2_j_
=_0y_j・2^j[B] (y_s is the polarity sign of Y) P=X・Y_1+@X@・2^m^-^1+2^m^+
^n^-^1+2^m^-^1 [C] (Y_1=Y+2
^m^-^1)
数Y_1を得る正数化手段と、 該正数Y_1と正数Xとの積X・Y_1の複数の部分積
を得るためのROMと、 上記正数Xを1の補数化する補数化回路と固定数値を発
生する固定数値発生回路とからなる乗算補正手段と、 上記ROMの出力及び上記乗算補正手段の出力に対し所
定の桁上げ処理を施してこれらを加算する加算手段とを
備えたことを特徴とする特許請求の範囲第1項記載のR
OM型乗算器。(2) A positive number conversion means for reversing the polarity sign of data Y in two's complement representation to obtain a positive number Y_1, and for obtaining a plurality of partial products of the product X·Y_1 of the positive number Y_1 and the positive number X. a ROM, a multiplication correction means comprising a complement circuit for converting the positive number X into a one's complement, and a fixed number generation circuit for generating a fixed number; R according to claim 1, further comprising an adding means for performing carry processing and adding these.
OM type multiplier.
により実現することを特徴とする特許請求の範囲第1項
又は第2項記載のROM型乗算器。(3) A ROM type multiplier according to claim 1 or 2, characterized in that the above multiplication is realized by using a one-chip microcomputer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61077411A JPS62232028A (en) | 1986-04-02 | 1986-04-02 | Rom type multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61077411A JPS62232028A (en) | 1986-04-02 | 1986-04-02 | Rom type multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62232028A true JPS62232028A (en) | 1987-10-12 |
Family
ID=13633185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61077411A Pending JPS62232028A (en) | 1986-04-02 | 1986-04-02 | Rom type multiplier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62232028A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007219714A (en) * | 2006-02-15 | 2007-08-30 | Dainippon Printing Co Ltd | Linear interpolation operating unit and designing method thereof |
-
1986
- 1986-04-02 JP JP61077411A patent/JPS62232028A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007219714A (en) * | 2006-02-15 | 2007-08-30 | Dainippon Printing Co Ltd | Linear interpolation operating unit and designing method thereof |
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