JPH04177529A - Dividing and multiplying circuit - Google Patents
Dividing and multiplying circuitInfo
- Publication number
- JPH04177529A JPH04177529A JP2305259A JP30525990A JPH04177529A JP H04177529 A JPH04177529 A JP H04177529A JP 2305259 A JP2305259 A JP 2305259A JP 30525990 A JP30525990 A JP 30525990A JP H04177529 A JPH04177529 A JP H04177529A
- Authority
- JP
- Japan
- Prior art keywords
- digit
- data
- circuit
- division
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 31
- 238000000354 decomposition reaction Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 4
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は除算および乗算回路、特に、データ変換メモリ
回路を用いた除算および乗算回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to division and multiplication circuits, and more particularly to division and multiplication circuits using data conversion memory circuits.
従来の技術としては、除算（または乗算）を行う２つの
データから作られるアドレス位置に除算式（または乗算
式）に応じた商（または積）をあらかじめ記憶させたデ
ータ変換用メモリ回路を用いて記憶させた商（または積
）を読み出して除算（または乗算）を行っていた。Conventional technology uses a data conversion memory circuit that stores in advance a quotient (or product) according to a division formula (or multiplication formula) at an address location created from two pieces of data to be divided (or multiplied). The stored quotient (or product) was read out and division (or multiplication) was performed.
第２図は従来の一例を示すブロック図である。FIG. 2 is a block diagram showing a conventional example.
除算の場合は、除算の分子に当たるデジタルデータａと
除算の分母に当たるデジタルデータｂをアドレスとする
データ変換メモリ回路１を用いて、あらかじめ必要な除
算の商をデータ変換メモリ回路ｌの各アドレスに記憶し
ておき、入力されたデジタルデータａとデジタルデータ
ｂから作られるアドレスに従い、記憶させている除算の
商を結果データｆとして出力する。In the case of division, a data conversion memory circuit 1 whose addresses are digital data a corresponding to the numerator of the division and digital data b corresponding to the denominator of the division is used to store the necessary quotient of the division in each address of the data conversion memory circuit l in advance. Then, according to the address created from the input digital data a and digital data b, the stored division quotient is output as result data f.
乗算の場合は、乗算の被乗数に当たるデジタルデータａ
と乗算の乗数に当たるデジタルデータｂをアドレスとす
るデータ変換メモリ回路１を用いてあらかじめ必要な乗
算の積をデータ変換メモリ回路１の各アドレスに記憶し
ておき、入力されたデジタルデータａとデジタルデータ
ｂから作られるアドレスに従い、記憶されている乗算の
積を結果データｆとして出力する。In the case of multiplication, the digital data a corresponding to the multiplicand of the multiplication
By using the data conversion memory circuit 1 whose address is digital data b corresponding to the multiplier and the multiplication factor, the necessary multiplication products are stored in advance at each address of the data conversion memory circuit 1, and the input digital data a and the digital data are According to the address created from b, the stored multiplication product is output as result data f.
従来の除算および乗算回路は、分子と分母の２つのデジ
タルデータの組み合わせにより作られるアドレスデータ
と結果データが、１対１のため２つのデジタルデータの
ビット数が多くなるほど結果データを記憶させておくメ
モリ回路の容量も多くなるという欠点があった。In conventional division and multiplication circuits, the address data and result data created by the combination of two digital data, numerator and denominator, are one-to-one, so the more bits of the two digital data, the more result data is stored. The disadvantage was that the capacity of the memory circuit also increased.
すなわち、除算の分子（または乗算の被乗数）に当たる
デジタルデータａ（１６進ｎ桁）と除算の分母（または
乗算の乗数）に当たるデジタルデータｂ（１６進ｉ桁５
間の除算（または乗算）を行う場合、デジタルデータａ
（（４Ｘｎ）ビット）とデジタルデータｂ（（４Ｘｉ）
ビット）の組み合わせなので、２（４″＋４゛）のメモ
リ容量が必要になり回路全体が大きくなるという欠点が
ある。That is, digital data a (n hexadecimal digits) corresponding to the numerator of division (or multiplicand of multiplication) and digital data b (i hexadecimal digits 5) corresponding to the denominator of division (or multiplicand of multiplication)
When performing division (or multiplication) between digital data a
((4Xn) bits) and digital data b((4Xi)
Since it is a combination of bits), it requires a memory capacity of 2 (4''+4''), which has the disadvantage that the entire circuit becomes large.
第１の発明の除算回路は、除算の分子に当たるデジタル
データを１６進の各桁に分解する桁分解回路と、前記桁
分解回路からの各桁毎の分解データと除算の分母に当た
るデジタルデータをアドレスとする各桁毎のデータ変換
メモリ回路と、前記各桁データ変換メモリ回路からの変
換データに各桁毎に重み付けをする重み付け回路と、前
記各桁毎の重み付け回路からの重み付けしたデータを加
算する加算回路とを含んで構成される。The division circuit of the first invention includes a digit decomposition circuit that decomposes digital data, which is the numerator of the division, into each hexadecimal digit, and addresses the decomposed data of each digit from the digit decomposition circuit and the digital data, which is the denominator of the division. a data conversion memory circuit for each digit; a weighting circuit that weights the converted data from the digit data conversion memory circuit for each digit; and a weighted data from the weighting circuit for each digit. The circuit includes an adder circuit.
第２の発明の乗算回路は、乗算の被乗数に当たるデジタ
ルデータを１６進の各桁に分解する桁分解回路と、前記
桁分解回路からの各桁毎の分解データと乗算の乗数に当
たるデジタルデータをアドレスとする各桁毎のデータ変
換メモリ回路と、前記各桁データ変換メモリ回路からの
変換データに各桁毎に重み付けをする重み付け回路と、
前記各桁毎の重み付け回路からの重み付けしたデータを
加算する加算回路とを含んで構成される。The multiplication circuit of the second invention includes a digit decomposition circuit that decomposes digital data corresponding to the multiplicand of multiplication into each hexadecimal digit, and an address for the decomposed data of each digit from the digit decomposition circuit and the digital data corresponding to the multiplier of multiplication. a data conversion memory circuit for each digit; a weighting circuit that weights the conversion data from the digit data conversion memory circuit for each digit;
and an addition circuit that adds the weighted data from the weighting circuits for each digit.
次に、本発明の一実施例について、図面を参照して詳細
に説明する。Next, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
第１図に示す除算および乗算回路は、除算の分子（また
は乗算の被乗数）に当たるデジタルデータａ（１６進ｎ
桁）を１６進各桁分解する桁分解回路２と、桁分解回路
２からの各桁毎の分解データＣ８〜ｃ９と、除算の分母
（または乗算の乗数）に当たるデジタルデータｂ（１６
進ｉ桁）をアドレスとする各桁毎のデータ変換メモリ回
路１゜〜１゜と、各桁毎のデータ変換メモリ回路１゜〜
１．。The division and multiplication circuit shown in Figure 1 uses digital data a (hexadecimal n
A digit decomposition circuit 2 that decomposes a hexadecimal digit), decomposition data C8 to c9 for each digit from the digit decomposition circuit 2, and digital data b (16
A data conversion memory circuit 1° to 1° for each digit whose address is i digit) and a data conversion memory circuit 1° to 1° for each digit.
1. .
からの各桁毎の変換データｄ。−ｄ、に各桁毎に重み付
けをする重み付け回路３Ｄ〜３ｎと、各桁毎の重み付け
回路３゜〜３．．からの各桁毎の重み付けデータｅ０〜
ｅゎを加算する加算回路４とを含んで構成される。Conversion data for each digit from d. -d, weighting circuits 3D to 3n for each digit, and weighting circuits 3° to 3. ．． Weighted data e0~ for each digit from
The adder circuit 4 includes an adder circuit 4 that adds eゎ.
デジタルデータａ（１６進ｎ桁）は、桁分解回路２によ
って分解され１６進の各桁毎の分解データｃ０〜Ｃゎと
して出力される。Digital data a (n hexadecimal digits) is decomposed by a digit decomposition circuit 2 and output as decomposed data c0 to Cゎ for each hexadecimal digit.
各桁毎の分解データＣ３−Ｃ，が各桁毎のデータ変換メ
モリ回路の上位アドレスデータ（４ビツト）、除算の分
母（または乗算の乗数）に当たるデジタルデータｂ（１
６進ｉ桁）が下位アドレスデータ（（４Ｘｉ）ビット）
としてそれぞれデータ変換メモリ回路１０〜ｌゎのアド
レスバスに入力される。データ変換メモリ回路では、あ
らかじめ必要な除算の商（または乗算の積）を記憶して
おき、入力された上位アドレス、下位アドレスに従い、
記憶させている除算の商（または乗算の積）を変換デー
タｄ。−ｄゎとして出力する。変換データｄｏ”−ｄ、
は各桁毎の重み付け回路３゜〜３ｏにより重み付けされ
、加算回路４によって加算され結果データｆとして出力
される。The decomposition data C3-C for each digit is the upper address data (4 bits) of the data conversion memory circuit for each digit, and the digital data b (1
hexadecimal i digit) is the lower address data ((4Xi) bits)
are input to the address buses of data conversion memory circuits 10 to 1, respectively. In the data conversion memory circuit, the necessary division quotient (or multiplication product) is stored in advance, and according to the input upper address and lower address,
The stored division quotient (or multiplication product) is converted to data d. Output as -dゎ. Conversion data do”-d,
are weighted by weighting circuits 3° to 3o for each digit, added by an adding circuit 4, and outputted as result data f.
次に、計算式を用いて詳細に説明する。Next, a detailed explanation will be given using a calculation formula.
除算の分子に当たるデジタルデータａ（１６進ｎ桁）と
除算の分母に当たるデジタルデータｂ（１６進ｊ桁）の
除算式は、
ａ／ｂ＝ （ｃｏ／ｂ）Ｘｌ ６°＋（ｃ＋／ｂ）ＸＩ
６’＋・・・＋（ｃ、／ｂ）ｘｌｅ。The division formula for digital data a (n hexadecimal digits) which is the numerator of the division and digital data b (j hexadecimal digits) which is the denominator of the division is a/b= (co/b)Xl 6°+(c+/b) XI
6'+...+(c,/b)xle.
に分解され、各桁毎のｃ ｏ／ ｂ 、 ｃ ＋／
ｂ 、 ・−、ｃ ｈ／ｂの計算をデータ変換メモリ回
路１０〜１．で行い、ｄｏ−ｄ、（（ｃｏ／ｂ）＝ｄ、
、（ｃ＋／ｂ）＝（］ｌ＋・・・、（ｃ、、／ｂ）＝ｄ
、）が出力され、重み付け回路で各桁毎の重み付けを行
い、ｅ０〜ｅ、 （ｄ０×１６°＝ｅｏ、 ｄ、ｘ １
５’＝＝６．、 ・、 ｄ、、ｘ １６°＝ｅ９）を加
算回路４で加算（ｆ ＝ ｅ ｏ十ｅ ＋＋・・十ｅ、
）することにより結果データｆが出力される。decomposed into co/b, c+/ for each digit,
b, . -, ch h/b are calculated by data conversion memory circuits 10 to 1. Do-d, ((co/b)=d,
, (c+/b)=(]l+..., (c,,/b)=d
, ) is output, and the weighting circuit weights each digit to obtain e0~e, (d0×16°=eo, d, x 1
5'==6. , ・, d,,
), the result data f is output.
すなわち、
ａ／ ｂ＝ （ｃ ｏ／ ｂ） ｘ １６°＋ （ｃ＋
／ｂ） ｘ １６１＋・・・＋（ｃｎ／ｂ） ｘ １６
゜
＝ｄｏＸ１６°＋ｄ 、ｘ １６ ’＋・＋ｄ、Ｘ １
６″＝ ｅ ｏ＋ ｅ 、＋・・−＋ ｅ ｒｌ＝ｆ
を行う。That is, a/ b= (c o/ b) x 16°+ (c+
/b) x 161+...+(cn/b) x 16
゜=doX16°+d, x 16'+・+d, X 1
6″=eo+e, +...-+erl=f.
乗算の被乗数に当たるデジタルデータａ（１６進ｎ桁）
と乗算の乗数に当たるデジタルデータｂ（１６進工桁）
の乗算式は、
ａＸｂ＝ （ｃｏＸｂ） ｘｌ ６°＋ （ｃ ＋×ｂ
） Ｘ １６ ’＋＝−＋ （ｃｎＸｂ） Ｘ １６″
に分解され、各桁毎のＣ３Ｘｂ、 ｃｌＸｂ、・・・
、ＣｎＸｂの計算をデータ変換メモリ回路１゜〜１ｏで
行い、ｄｏ−ｄｎ （（ｃｏＸｂ）＝ｄ０．（ｃ＋ｘｂ
）＝ｄｉ、−，（ｃ、、Ｘｂ）＝＝ｄｎｌ）が出力され
、重み付け回路で各桁毎の重み付けを行い、ｅｏ””’
ｅｎ （ｄ、ｘ１６°＝ｅｏ、ｄ＋Ｘ １５’＝６．、
・＋＋、ｄ、、ｘ １６”＝ ｅ 、）を加算回路４
で加算（ｆ ＝ ｅ ｏ＋ ｅ １＋−十ｅ 、）する
ことにより結果デ゛−タｆが出力される。Digital data a (n hexadecimal digits) corresponding to the multiplicand of multiplication
and digital data b (hexadecimal digit) corresponding to the multiplier
The multiplication formula is aXb= (coXb) xl 6°+ (c +×b
) X 16 '+=-+ (cnXb) X 16'' is decomposed into C3Xb, clXb,...
, CnXb are calculated by data conversion memory circuits 1° to 1o, and do-dn ((coXb)=d0.(c+xb
) = di, -, (c,,
en (d, x16°=eo, d+X15'=6.,
・++, d,, x 16"= e,) to the addition circuit 4
By performing addition (f = e o + e 1 + - 10 e,), result data f is output.
すなわち、
ａ Ｘ ｂ＝ （ｃ ｏＸ ｂ） Ｘ １６°＋ （ｃ
ｌＸｂ） ｘｌ ６１＋・・・＋（Ｃゎｘｂ）ｘｌ６゜
＝ｄ０×１６°十ｄｉＸ１６’＋・・・＋ｄ、、Ｘ１６
゜＝６ｏ−１−６．＋・・・＋ｅゎ
＝ｆ
を行う。That is, a X b= (c oX b) X 16°+ (c
lXb) xl 61+...+(Cゎxb)xl6゜=d0×16°tendiX16'+...+d,,X16
°=6o-1-6. +...+eゎ=f.
本発明の除算および乗算回路は、各桁毎に分散してデー
タを変換し最後に重み付け加算することにより、除算の
分子（または乗算の被乗数）に当たるデジタルデータ（
１６進ｎ桁）と除算の分母（または乗算の乗数）に当た
るデジタルデータ（１６進１桁）の除算（または乗算）
でデータ変換メモリ回路で必要となるメモリの容量は、
ｎ×２３４°゛３のメモリ容量になる。従って、従来の
回路に比べると、ｎ Ｘ ２ （４＋ ） ／ ２ （
４ｎ ” Ｉ Ｘ＋ ）と少なくなる効果がある。The division and multiplication circuit of the present invention transforms the data by distributing it for each digit, and finally performs weighted addition, so that the digital data (or
Division (or multiplication) of digital data (1 hexadecimal digit) corresponding to the denominator of division (or multiplier of multiplication)
The memory capacity required for the data conversion memory circuit is
The memory capacity is n×234°゛3. Therefore, compared to the conventional circuit, n x 2 (4+) / 2 (
4n ” I X+).
すなわち、除算の分子（または乗算の被乗数）に当たる
デジタルデータ（１６進３桁）と除算の分母（または乗
算の乗数）に当たるデジタルデータ（１６進３桁）の除
算（または乗算）でデータ変換メモリ回路で必要となる
メモリ容量は、従来の回路に比べると
３ Ｘ ２ ［４・３：／２ ［４Ｘ３＋１・３〕＝１
２２８８／１６７７７２１６＝１／１３６５少なくなる
。In other words, by dividing (or multiplying) digital data (3 hexadecimal digits) corresponding to the numerator of division (or multiplicand of multiplication) and digital data (3 hexadecimal digits) corresponding to the denominator of division (or multiplier of multiplication), a data conversion memory circuit is generated. Compared to conventional circuits, the memory capacity required for
2288/16777216=1/1365 less.
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。
１ｏ〜１ゎ・・・・・・データ変換メモリ回路、２・・
・・・・桁分解回路、３ｏ〜３．、・・・・・・重み付
け回路、４・・・・・・加算回路。
代理人 弁理士 内 原 晋
第 １ 図
第 ７図Ｆ：Ｗｔ？−’５７
第 Ｚ 図
！
１ ； １−フ爽福更〆ｔり同辺６
久： ９手１゛シ゛′フル〒−７
ｂ ： 昇ａ〒゛〉゛フル〒°“−７
＋ ： ｖＵ来〒−７FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional example. 1o~1ゎ...Data conversion memory circuit, 2...
...Digit decomposition circuit, 3o~3. ,...Weighting circuit, 4...Addition circuit. Agent Patent Attorney Susumu Uchihara 1 Figure 7 F: Wt? -'57 Figure Z! 1; 1-fukufukusara〆tri same side 6 Ku: 9 moves 1゛shi゛' full〒-7 b: Ascend a〒゛〉゛full〒°“-7 +: vU comes〒-7
Claims (1)
の各桁に分解する桁分解回路、 （Ｂ）前記桁分解回路からの各桁毎の分解データと除算
の分母に当るデジタルデータをアドレスとする各桁毎の
データ変換メモリ回路、 （Ｃ）前記各桁毎のデータ変換メモリ回路からの変換デ
ータに各桁毎に重み付けをする重み付け回路、 （Ｄ）前記各桁毎の重み付け回路からの重み付けしたデ
ータを加算する加算回路、とを含むことを特徴とする除
算回路。 ２、（Ａ）乗算の被乗数に当たるデジタルデータを１６
進の各桁に分解する桁分解回路、（Ｂ）前記桁分解回路
からの各桁毎の分解データと乗算の乗数に当たるデジタ
ルデータをアドレスとする各桁毎のデータ変換メモリ回
路、 （Ｃ）前記各桁毎のデータ変換メモリ回路からの変換デ
ータに各桁毎に重み付けをする重み付け回路、 （Ｄ）前記各桁毎の重み付け回路からの重み付けしたデ
ータを加算する加算回路、とを含むことを特徴とする乗
算回路。[Scope of Claims] 1. (A) A digit decomposition circuit that decomposes digital data corresponding to the numerator of division into each hexadecimal digit; (B) Digit decomposition circuit that decomposes digital data corresponding to the numerator of division into each digit of hexadecimal; (B) Decomposition data of each digit from the digit decomposition circuit and the denominator of division; a data conversion memory circuit for each digit whose address is the corresponding digital data; (C) a weighting circuit that weights the converted data from the data conversion memory circuit for each digit for each digit; (D) for each digit. an addition circuit that adds weighted data from the weighting circuits; 2. (A) Digital data corresponding to the multiplicand of multiplication is 16
a digit decomposition circuit that decomposes the decimal into each digit; (B) a data conversion memory circuit for each digit whose address is the decomposed data for each digit from the digit decomposition circuit and digital data corresponding to a multiplier for multiplication; (C) the above-mentioned data conversion circuit; A weighting circuit that weights the converted data from the data conversion memory circuit for each digit for each digit, and (D) an addition circuit that adds the weighted data from the weighting circuit for each digit. A multiplication circuit with .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305259A JPH04177529A (en) | 1990-11-09 | 1990-11-09 | Dividing and multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305259A JPH04177529A (en) | 1990-11-09 | 1990-11-09 | Dividing and multiplying circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177529A true JPH04177529A (en) | 1992-06-24 |
Family
ID=17942948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305259A Pending JPH04177529A (en) | 1990-11-09 | 1990-11-09 | Dividing and multiplying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177529A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
| KR20210151265A (en) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | bit-ordered binary-weighted multiplier-accumulator |
-
1990
- 1990-11-09 JP JP2305259A patent/JPH04177529A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
| KR20210151265A (en) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | bit-ordered binary-weighted multiplier-accumulator |
| JP2022533539A (en) * | 2019-05-09 | 2022-07-25 | アプライド マテリアルズ インコーポレイテッド | Bit-order binary weighted multiplier/accumulator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Wang et al. | A high-speed residue-to-binary converter for three-moduli (2/sup k/, 2/sup k/-1, 2/sup k-1/-1) RNS and a scheme for its VLSI implementation | |
| Shenoy et al. | A fast and accurate RNS scaling technique for high speed signal processing | |
| Griffin et al. | Efficient scaling in the residue number system | |
| JPH04177529A (en) | Dividing and multiplying circuit | |
| US4727507A (en) | Multiplication circuit using a multiplier and a carry propagating adder | |
| JPH08148990A (en) | Arithmetic device of multivalued logical product | |
| Szekeres | On the number of divisors of x2+ x+ A | |
| Taylor et al. | A comparison of DFT algorithms using a residue architecture | |
| JPH01267728A (en) | Multiplier | |
| JPS592935B2 (en) | multiplication circuit | |
| Cardarilli et al. | Efficient modulo extraction for CRT based residue to binary converters | |
| JPS5994144A (en) | Multiplier | |
| JPS6314233A (en) | Decimal multplying circuit | |
| JPS61296599A (en) | Memory integrated circuit | |
| JPH0371331A (en) | Multiplier | |
| JPH0784762A (en) | Multiplication circuit | |
| JPS6224365A (en) | Product sum arithmetic unit | |
| JPH0628153A (en) | Low-error calculation processor | |
| JPS63623A (en) | Multiplier | |
| JP2624738B2 (en) | Rounding method | |
| JP3433487B2 (en) | Binary to decimal converter | |
| JP3130797B2 (en) | Product-sum operation processing method and apparatus | |
| JPH04235629A (en) | Square root arithmetic unit | |
| JPS62232028A (en) | Rom type multiplier | |
| JPH0651949A (en) | Multiplexer circuit |