JPS6222468A - 半導体装置用リ−ドフレ−ム - Google Patents
半導体装置用リ−ドフレ−ムInfo
- Publication number
- JPS6222468A JPS6222468A JP16346485A JP16346485A JPS6222468A JP S6222468 A JPS6222468 A JP S6222468A JP 16346485 A JP16346485 A JP 16346485A JP 16346485 A JP16346485 A JP 16346485A JP S6222468 A JPS6222468 A JP S6222468A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- resin
- lead frame
- clamped
- soft metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、リード部に封止樹脂のばシが付着しないよ
うにした、半導体装置のリードフレームに関する。
うにした、半導体装置のリードフレームに関する。
従来より樹脂封止形半導体装置の樹脂封止には、各ダイ
パッド部に半導体チップを装着したリードフレーム多、
数個を、樹脂封止用金型の上型と下型との間に入れ、ト
ランスファ成形法によってエポキシ樹脂などで封止成形
することが行われている。
パッド部に半導体チップを装着したリードフレーム多、
数個を、樹脂封止用金型の上型と下型との間に入れ、ト
ランスファ成形法によってエポキシ樹脂などで封止成形
することが行われている。
上記のような従来の半導体装置用リードフレームでは、
リードフレームの板厚のばらつきや金型の精度寸法のば
らつきなどにより、樹脂が漏れて各リード部に樹脂ば９
が付着することが多かった。
リードフレームの板厚のばらつきや金型の精度寸法のば
らつきなどにより、樹脂が漏れて各リード部に樹脂ば９
が付着することが多かった。
この樹脂ばりを取シ除くため、電解ばり取シやショツト
ブラストなどで化学的、機械的の除去がされているが、
樹脂ばシの付着が不均一なため、完全に除去することが
難しく、このため、さらに手作業によってばシ取ｐｔ行
うことが多かった。 □このはね取シ作業は、リー
ド部表面を傷付けたシ、変形させたシして品質を低下さ
せ、また、作業性が極めて低く、多大の労力と時間を要
するという問題点があった。
ブラストなどで化学的、機械的の除去がされているが、
樹脂ばシの付着が不均一なため、完全に除去することが
難しく、このため、さらに手作業によってばシ取ｐｔ行
うことが多かった。 □このはね取シ作業は、リー
ド部表面を傷付けたシ、変形させたシして品質を低下さ
せ、また、作業性が極めて低く、多大の労力と時間を要
するという問題点があった。
この発明は、このような問題点を解決するためになされ
たもので、リード部に樹脂はシが付着することをなくシ
、はり取シ作業を不要にし、生産性を向上する半導体装
置のリードフレームを得ることを目的としている。
たもので、リード部に樹脂はシが付着することをなくシ
、はり取シ作業を不要にし、生産性を向上する半導体装
置のリードフレームを得ることを目的としている。
この発明にかかる半導体装置のリードフレームは、リー
ド部の上、下金型に挾付けられる部分に１リードフレー
ムの母材より硬度の低い軟質金属層を付着したものであ
る。
ド部の上、下金型に挾付けられる部分に１リードフレー
ムの母材より硬度の低い軟質金属層を付着したものであ
る。
リードフレームを上、下金型に入れリード部を挾付は押
圧すると、軟質金属層が変形して各リード部と上、下金
型のリード用溝とのすき間がなくされ、封止樹脂の漏れ
が防せかれて樹脂ばシができない。
圧すると、軟質金属層が変形して各リード部と上、下金
型のリード用溝とのすき間がなくされ、封止樹脂の漏れ
が防せかれて樹脂ばシができない。
ｉ＠１図及び第２因はこの発明の一実施例による半導体
装置用リードフレームの平面図及び正ｎ面図である。図
はダイオード用の場合を示し、リードフレームｌには多
数のダイパッド部２がリード部３により枠部番に連らな
って形成されている。
装置用リードフレームの平面図及び正ｎ面図である。図
はダイオード用の場合を示し、リードフレームｌには多
数のダイパッド部２がリード部３により枠部番に連らな
って形成されている。
５はリードフレームの位置決め穴、６は樹脂止め穴であ
る。フは各リード部３の上、下金型に挾付けられる個所
に付着された軟質金属層で、リードフレーム１の母材よ
り硬度が低く、抑圧にょシ容易に変形される軟質金属、
例えば、はんだを用いる０ これらのリードフレーム１を一対向い合せにし、一方の
ダイパッド部２に半導体チップ８を固着し他方のリード
フレーム１のダイパッド部２と金属細線９でワイヤボン
ディングする。このように半導体チップ８が装着された
リードフレーム１を第３図に断面図で示すように、下金
型１０上に載せ位置決めピン１１によフ位置合せする。
る。フは各リード部３の上、下金型に挾付けられる個所
に付着された軟質金属層で、リードフレーム１の母材よ
り硬度が低く、抑圧にょシ容易に変形される軟質金属、
例えば、はんだを用いる０ これらのリードフレーム１を一対向い合せにし、一方の
ダイパッド部２に半導体チップ８を固着し他方のリード
フレーム１のダイパッド部２と金属細線９でワイヤボン
ディングする。このように半導体チップ８が装着された
リードフレーム１を第３図に断面図で示すように、下金
型１０上に載せ位置決めピン１１によフ位置合せする。
ｌｏｇはキャビティ、１０ｂはリード用溝である。この
状態にしてから、上金型１１ヲ下降し各リード部３を挾
付は押圧する。このとき、各リード部３は軟質金属層７
が変形し、リード用溝１０ｂ及び上金型１１の挾付は面
とのすき間をふさぎ、母材は変形することはない。ｌｌ
ａは上金型１１のキャビティである。こうし良 て封止用樹脂を圧入して半導体チップ部を樹脂封止体１
２の成形で封止する。この場合、リード部３の挾付は部
は金型とはすき間がないので、樹脂ばシが発生しない。
状態にしてから、上金型１１ヲ下降し各リード部３を挾
付は押圧する。このとき、各リード部３は軟質金属層７
が変形し、リード用溝１０ｂ及び上金型１１の挾付は面
とのすき間をふさぎ、母材は変形することはない。ｌｌ
ａは上金型１１のキャビティである。こうし良 て封止用樹脂を圧入して半導体チップ部を樹脂封止体１
２の成形で封止する。この場合、リード部３の挾付は部
は金型とはすき間がないので、樹脂ばシが発生しない。
こうして、金型から出された樹脂封止半導体装置を第４
図に示す。半導体装置１３のリード部３の軟質金属層７
は、金型による挾付は抑圧で変形し金属変形体フａがで
きており、リード部３の母材は変形していない。この金
属層変形体フａは、外装リードのはんだ処理時に加熱に
より ＋７−ドにはんだ 。
図に示す。半導体装置１３のリード部３の軟質金属層７
は、金型による挾付は抑圧で変形し金属変形体フａがで
きており、リード部３の母材は変形していない。この金
属層変形体フａは、外装リードのはんだ処理時に加熱に
より ＋７−ドにはんだ 。
薄被膜となって広がシ整えられる。
なお、上記実施例では半導体装置としてダイオードの場
合を示したが、これに限らず、トランジスタ、ＩＣなど
の場合の樹脂封止にも適用できるものである。
合を示したが、これに限らず、トランジスタ、ＩＣなど
の場合の樹脂封止にも適用できるものである。
以上のように、この発明によれば、各リード部の上、下
金型に挾付けられる部分に、リードフレームの母材より
硬度の低い軟質金属層を付着したので、リード部に樹脂
ばシの発生がなくなシ、その除去工程が不要となシ、生
産性が向上し価格が低減される。
金型に挾付けられる部分に、リードフレームの母材より
硬度の低い軟質金属層を付着したので、リード部に樹脂
ばシの発生がなくなシ、その除去工程が不要となシ、生
産性が向上し価格が低減される。
第１図及び第２図はこの発明の一実施例による半導体装
置用リードフレームを示す平面図及び正面図、第３図は
第２図のリードフレームを金型に挾付は樹脂封止した状
態を金型は断面して示す正面図、第４図は第３図の金型
から取出された半導体装置の斜視図である。 １・・・リードフレーム、３・・・リード部、フ・・・
軟質金属層、ｌＯ・・・下金型、１１・・・上金型なお
、図中同一符号は同−又は相当部分を示す。
置用リードフレームを示す平面図及び正面図、第３図は
第２図のリードフレームを金型に挾付は樹脂封止した状
態を金型は断面して示す正面図、第４図は第３図の金型
から取出された半導体装置の斜視図である。 １・・・リードフレーム、３・・・リード部、フ・・・
軟質金属層、ｌＯ・・・下金型、１１・・・上金型なお
、図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）各リード部の、樹脂封止用上、下金型に挾付けら
れる部分に、リード部の母材より硬度の低い軟質金属層
を付着したことを特徴とする半導体装置用リードフレー
ム。 - （２）軟質金属層には、はんだを用いたことを特徴とす
る特許請求の範囲第１項記載の半導体装置用リードフレ
ーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16346485A JPS6222468A (ja) | 1985-07-22 | 1985-07-22 | 半導体装置用リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16346485A JPS6222468A (ja) | 1985-07-22 | 1985-07-22 | 半導体装置用リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222468A true JPS6222468A (ja) | 1987-01-30 |
Family
ID=15774371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16346485A Pending JPS6222468A (ja) | 1985-07-22 | 1985-07-22 | 半導体装置用リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683370B1 (en) * | 2003-04-15 | 2004-01-27 | Motorola, Inc. | Semiconductor component and method of manufacturing same |
| US10262948B2 (en) | 2016-02-16 | 2019-04-16 | Fuji Electric Co., Ltd. | Semiconductor module having outflow prevention external terminals |
-
1985
- 1985-07-22 JP JP16346485A patent/JPS6222468A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683370B1 (en) * | 2003-04-15 | 2004-01-27 | Motorola, Inc. | Semiconductor component and method of manufacturing same |
| US10262948B2 (en) | 2016-02-16 | 2019-04-16 | Fuji Electric Co., Ltd. | Semiconductor module having outflow prevention external terminals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5118271A (en) | Apparatus for encapsulating a semiconductor device | |
| KR101054602B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100548093B1 (ko) | 반도체 장치의 제조 방법 | |
| JPS6396947A (ja) | 半導体装置用リ−ドフレ−ム | |
| JP3744927B2 (ja) | カプセル化電子部品、特に集積回路の製造方法 | |
| US3699640A (en) | Compliant bonding | |
| US6423102B1 (en) | Jig used for assembling semiconductor devices | |
| KR960003853B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP3129660B2 (ja) | Ｓｏｎパッケージの樹脂封止方法及び樹脂封止装置 | |
| JPS6222468A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPH0246134B2 (ja) | ||
| JPH07254622A (ja) | 半導体装置とその製造方法 | |
| JP3236691B2 (ja) | 電子部品の封止成形方法及び金型 | |
| JPH06252188A (ja) | 樹脂封止型半導体素子の製造方法および製造装置 | |
| JPH0526744Y2 (ja) | ||
| JP2630686B2 (ja) | 電子部品製造用フレーム、およびこれを用いた電子部品製造方法、ならびにこの製造方法により製造された電子部品 | |
| JPH02265721A (ja) | 半導体装置用封入金型 | |
| JPS5929443A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPH10209194A (ja) | 半導体装置、その製造方法およびそれに用いる樹脂モールド工程装置 | |
| JP2570157B2 (ja) | 樹脂封止用金型 | |
| JPH0823062A (ja) | 樹脂封止型半導体装置の製造方法 | |
| KR200160429Y1 (ko) | 리드프레임 패드 챔퍼용 금형 | |
| JP2002057265A (ja) | 半導体装置およびその製造方法 | |
| JPH04324668A (ja) | リードフレーム | |
| JPH06314716A (ja) | 樹脂封止用金型 |