JPS62213522A - 電源制御装置 - Google Patents
電源制御装置Info
- Publication number
- JPS62213522A JPS62213522A JP61054594A JP5459486A JPS62213522A JP S62213522 A JPS62213522 A JP S62213522A JP 61054594 A JP61054594 A JP 61054594A JP 5459486 A JP5459486 A JP 5459486A JP S62213522 A JPS62213522 A JP S62213522A
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- JP
- Japan
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- power
- power supply
- supply control
- battery
- turned
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013479 data entry Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電池により駆動される携帯形データ端末装
置に係り、特に電源をプログラム制御する電源制御装置
に関するものである。
置に係り、特に電源をプログラム制御する電源制御装置
に関するものである。
従来の携帯形のデータ端末装置において、その主電源で
あるところの電源は、使用者がマニュアルで電源スィッ
チをＯＮ、１０ＦＦさせることにより行っているのが通
例である。
あるところの電源は、使用者がマニュアルで電源スィッ
チをＯＮ、１０ＦＦさせることにより行っているのが通
例である。
このため、使用者が操作ミスにより、電源スィッチを切
ってはいけないタイミングで切ってしまうことにより、
作動中の動作が不確定となり、最初から作業を繰り返さ
なければならない事態が発生してしまう問題点を有して
いた。
ってはいけないタイミングで切ってしまうことにより、
作動中の動作が不確定となり、最初から作業を繰り返さ
なければならない事態が発生してしまう問題点を有して
いた。
この発明は、上記の問題点を解消するためになされたも
ので、電源が投入されてから、電源の遮断をプログラム
制御することにより、電源スィッチの誤操作による誤動
作を防止できるとともに、電源電圧の消費を最小に抑え
ることができる電源制御装置を得ることを目的とする。
ので、電源が投入されてから、電源の遮断をプログラム
制御することにより、電源スィッチの誤操作による誤動
作を防止できるとともに、電源電圧の消費を最小に抑え
ることができる電源制御装置を得ることを目的とする。
この発明に係る電源制御装置は、電源投入時から、電池
から供給される電源の遮断をプログラム制御する電源制
御手段を設けたものである。
から供給される電源の遮断をプログラム制御する電源制
御手段を設けたものである。
この発明においては、電源が投入されてから、電源の遮
断を電源制御手段がプログラマブルに制御する。
断を電源制御手段がプログラマブルに制御する。
第１図はこの発明の電源制御方式を説明するためのブロ
ック図であり、１は中央処理装置（ＣＰＵ）で、システ
ムＲＯＭ４に格納された第３図。
ック図であり、１は中央処理装置（ＣＰＵ）で、システ
ムＲＯＭ４に格納された第３図。
第４図に示すフローチャートに従った制御プログラムに
応じて各部を制御する。またＣＰＵ１は制御プログラム
に基づいて電源オフ信号ＯＦＦを後述するフリップフロ
ップに送出する。２はメインメモリで、プログラム実行
のためのワークメモリとして機能する。３はメモリパッ
クで、着脱可能な構成となっている。５はキーボードで
、データ端末装置へのデータを入力する。６は表示器で
、データ端末装置からの情報を表示する。７は電源コン
トロール回路で、マニュアルスイッチ（ＭＳ）９の押下
により電池８から供給される電源をＣＰＵ１から送出さ
れる制御信号に応じてプログラマブルに制御する。なお
、ＣＰＵＩはこの発明による電源制御手段の一部を構成
している。
応じて各部を制御する。またＣＰＵ１は制御プログラム
に基づいて電源オフ信号ＯＦＦを後述するフリップフロ
ップに送出する。２はメインメモリで、プログラム実行
のためのワークメモリとして機能する。３はメモリパッ
クで、着脱可能な構成となっている。５はキーボードで
、データ端末装置へのデータを入力する。６は表示器で
、データ端末装置からの情報を表示する。７は電源コン
トロール回路で、マニュアルスイッチ（ＭＳ）９の押下
により電池８から供給される電源をＣＰＵ１から送出さ
れる制御信号に応じてプログラマブルに制御する。なお
、ＣＰＵＩはこの発明による電源制御手段の一部を構成
している。
第２図は第１図に示した電源コントロール回路７の構成
を説明する図であり、１１はトランジスタで、ｌシゴッ
トパルスを発生させる。１２゜１３はフリップフロップ
（ＦＦ）で、ＦＦ１２は電池８から供給される電源をＤ
端子で受け、ＣＫ端子に入力されるトランジスタ１１か
ら発生されるｌショットパルスにより、反転Ｑ端子がＬ
ＯＷとなり、トランジスタ１４がオンして基準電位Ｖｃ
ｃが各部に供給される。ＦＦ１３はＣＰＵＩから供給さ
れる電源オフ信号ＯＦＦをＤ端子、ＣＫ端子で受ける。
を説明する図であり、１１はトランジスタで、ｌシゴッ
トパルスを発生させる。１２゜１３はフリップフロップ
（ＦＦ）で、ＦＦ１２は電池８から供給される電源をＤ
端子で受け、ＣＫ端子に入力されるトランジスタ１１か
ら発生されるｌショットパルスにより、反転Ｑ端子がＬ
ＯＷとなり、トランジスタ１４がオンして基準電位Ｖｃ
ｃが各部に供給される。ＦＦ１３はＣＰＵＩから供給さ
れる電源オフ信号ＯＦＦをＤ端子、ＣＫ端子で受ける。
電源オフ信号ＯＦＦは、正常時はプルアップされている
。１５は電圧検出器で、電池８の電源電位があらかじめ
設定された電位から低下した場合に、トランジスタ１４
をオフさせる。
。１５は電圧検出器で、電池８の電源電位があらかじめ
設定された電位から低下した場合に、トランジスタ１４
をオフさせる。
次に回路の動作について説明する。
ＣＰＵＩは電源オフ信号ＯＦＦを通常プルアップしてい
るので、ＭＳ９が押下されると、トランジスタ１１から
１シヨツトパルスが１個ＦＦ１２のＣＫ端子に入力され
、反転Ｑ端子がＬＯＷとなってトランジスタ１４がオン
して基準電位Ｖｃｃが各部に供給される。
るので、ＭＳ９が押下されると、トランジスタ１１から
１シヨツトパルスが１個ＦＦ１２のＣＫ端子に入力され
、反転Ｑ端子がＬＯＷとなってトランジスタ１４がオン
して基準電位Ｖｃｃが各部に供給される。
この状態の下で、ＣＰＵＩから送出されていた電源オフ
信号ＯＦＦがＬＯＷとなると、ＦＦ１３のＱ端子がＬＯ
Ｗとなるため、ＦＦ１２のＣＬ端子がＬＯＷとなり、反
転Ｑ端子がＨＩＧＨとなって、トランジスタ１４がオフ
してＶｃｃの供給が遮断する。この動作はＣＰＵＩから
の電源オフ信号ＯＦＦのみによって行われるので、オペ
レータの誤操作によって電源ＯＮ中にＭＳ９を押しても
、トランジスタ１４の状態は変化せず、基準電位Ｖｃｃ
は変動しない。すなわち、電源が投入されてから、基準
電位Ｖｃｃの実質的な遮断制御は、ＣＰＵ１から送出さ
れる電源オフ信号ＯＦＦによりコントロールされる。こ
のため、システムＲＯＭ４に格納された制御プログラム
によりプログラマブルに制御されることになる。
信号ＯＦＦがＬＯＷとなると、ＦＦ１３のＱ端子がＬＯ
Ｗとなるため、ＦＦ１２のＣＬ端子がＬＯＷとなり、反
転Ｑ端子がＨＩＧＨとなって、トランジスタ１４がオフ
してＶｃｃの供給が遮断する。この動作はＣＰＵＩから
の電源オフ信号ＯＦＦのみによって行われるので、オペ
レータの誤操作によって電源ＯＮ中にＭＳ９を押しても
、トランジスタ１４の状態は変化せず、基準電位Ｖｃｃ
は変動しない。すなわち、電源が投入されてから、基準
電位Ｖｃｃの実質的な遮断制御は、ＣＰＵ１から送出さ
れる電源オフ信号ＯＦＦによりコントロールされる。こ
のため、システムＲＯＭ４に格納された制御プログラム
によりプログラマブルに制御されることになる。
第３図はこの発明による電源制御動作を説明するための
フローチャートである。なお、（１）〜（６）は各ステ
ップを示す。
フローチャートである。なお、（１）〜（６）は各ステ
ップを示す。
まず、ＣＰＵＩが各部の初期化を行い（１）、続いて、
ＣＰＵ１より電源オフ信号ＯＦＦをプルアップする（２
）。ここで、ＭＳ９の押下されるのを待機しく３）、押
下されたらトランジスタ１４をオンさせて基準電位Ｖｃ
ｃを各部に供給する（０゜この状態の下で、ＣＰＵ１か
ら送出中の電源オフ信号ＯＦＦがＬＯＷとなるかどうか
を判断しく５）。
ＣＰＵ１より電源オフ信号ＯＦＦをプルアップする（２
）。ここで、ＭＳ９の押下されるのを待機しく３）、押
下されたらトランジスタ１４をオンさせて基準電位Ｖｃ
ｃを各部に供給する（０゜この状態の下で、ＣＰＵ１か
ら送出中の電源オフ信号ＯＦＦがＬＯＷとなるかどうか
を判断しく５）。
Ｎｏならば他の制御にリターンし、ＹＥＳならばトラン
ジスタ１４をオフして電源を遮断しく６）、他の制御に
リターンする。
ジスタ１４をオフして電源を遮断しく６）、他の制御に
リターンする。
第４図はこの発明による電位制御動作を説明するフロー
チャートである。なお、（１）〜（３）は各ステップ示
す。
チャートである。なお、（１）〜（３）は各ステップ示
す。
電池８から供給される電源の電位を電源コントロール回
路７の電圧検出器１５が動作中に監視しく１）、あらか
じめ定められた規定電位を下回ったかどうかを判断しく
２）、Ｎｏならば他の制御にリターンし、ＹＥＳならば
トランジスタ１４をＯＦＦして電源を遮断しく３）、他
の制御にリターンする。
路７の電圧検出器１５が動作中に監視しく１）、あらか
じめ定められた規定電位を下回ったかどうかを判断しく
２）、Ｎｏならば他の制御にリターンし、ＹＥＳならば
トランジスタ１４をＯＦＦして電源を遮断しく３）、他
の制御にリターンする。
なお、上記実施例では、ＦＦ１２，１３とによリ、基準
電位Ｖｃｃの遮断（オフ）を制御する場合について説明
したが、リレー回路で構成してもよいことは云うまでも
ない。
電位Ｖｃｃの遮断（オフ）を制御する場合について説明
したが、リレー回路で構成してもよいことは云うまでも
ない。
以上説明したように、この発明は電源投入時から、電池
から供給される電源の遮断をプログラム制御する電源制
御手段を設けたので、電源が投入された後は、オペレー
タが電源スィッチを誤って操作しても電源遮断が未然に
防止できるので、電源遮断によるデータ入力および初期
設定等の操作を行わずに済み、操作性が大幅に向上でき
る。またプログラマブルに電源のオン、オフを制御でき
るので、一定期間入力がなかったり、一連の業務が終了
した時点で、電源を一時的に一定期間遮断することが可
能となり、電池の消耗を極力抑えることができ、電池寿
命を大幅に延命できる等の優れた利点を有する。
から供給される電源の遮断をプログラム制御する電源制
御手段を設けたので、電源が投入された後は、オペレー
タが電源スィッチを誤って操作しても電源遮断が未然に
防止できるので、電源遮断によるデータ入力および初期
設定等の操作を行わずに済み、操作性が大幅に向上でき
る。またプログラマブルに電源のオン、オフを制御でき
るので、一定期間入力がなかったり、一連の業務が終了
した時点で、電源を一時的に一定期間遮断することが可
能となり、電池の消耗を極力抑えることができ、電池寿
命を大幅に延命できる等の優れた利点を有する。
第１図はこの発明の電源制御方式を説明するためのブロ
ック図、第２図は第１図に示した電源コントロール回路
の構成を説明する図、第３図はこの発明による電源制御
動作を説明するためのフローチャート、第４図はこの発
明による電位制御動作を説明するフローチャートである
。 図中、１はＣＰＵ、２はメインメモリ、３はメモリパッ
ク、４はシステムＲＯＭ、５はキーボード、６は表示器
、７は電源コントロール回路、８は電池、９はＭＳ、１
１．１４はトランジスタ、１２．１３はＦＦ、１５は電
圧検出器である。 飄 帥 第３図 第４図
ック図、第２図は第１図に示した電源コントロール回路
の構成を説明する図、第３図はこの発明による電源制御
動作を説明するためのフローチャート、第４図はこの発
明による電位制御動作を説明するフローチャートである
。 図中、１はＣＰＵ、２はメインメモリ、３はメモリパッ
ク、４はシステムＲＯＭ、５はキーボード、６は表示器
、７は電源コントロール回路、８は電池、９はＭＳ、１
１．１４はトランジスタ、１２．１３はＦＦ、１５は電
圧検出器である。 飄 帥 第３図 第４図
Claims (2)
- （１）電池により駆動される携帯形データ端末装置にお
いて、電源投入時から、前記電池から供給される電源の
遮断をプログラム制御する電源制御手段を具備したこと
を特徴とする電源制御装置。 - （２）電源制御手段は、電池の電圧降下状態に基づいて
電源供給を自動遮断することを特徴とする特許請求の範
囲第（１）項記載の電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054594A JPS62213522A (ja) | 1986-03-14 | 1986-03-14 | 電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054594A JPS62213522A (ja) | 1986-03-14 | 1986-03-14 | 電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62213522A true JPS62213522A (ja) | 1987-09-19 |
Family
ID=12975050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054594A Pending JPS62213522A (ja) | 1986-03-14 | 1986-03-14 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62213522A (ja) |
-
1986
- 1986-03-14 JP JP61054594A patent/JPS62213522A/ja active Pending
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