JPS62210734A - Ｕ／ｂ変換回路 - Google Patents
Ｕ／ｂ変換回路Info
- Publication number
- JPS62210734A JPS62210734A JP5407886A JP5407886A JPS62210734A JP S62210734 A JPS62210734 A JP S62210734A JP 5407886 A JP5407886 A JP 5407886A JP 5407886 A JP5407886 A JP 5407886A JP S62210734 A JPS62210734 A JP S62210734A
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- JP
- Japan
- Prior art keywords
- signal
- transformer
- turned
- matching resistor
- input
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
２個のトランジスタを同一方向に電流を流すように直列
に接続し、２相のユニポーラ信号のそれぞれに応じてオ
ンになるように制御するとともに、この２個のトランジ
スタの接続点にコンデンサと整合抵抗とトランスの直列
回路を接続し、さらにコンデンサと整合抵抗の接続点に
第３のトランジスタを設けてユニポーラ信号の無入力時
オンになるように制御することによって、ユニポーラ信
号をバイポーラ信号に変換してトランスから出力すると
ともに、ユニポーラ信号の無入力時トランスを介してラ
インに終端を与える。
に接続し、２相のユニポーラ信号のそれぞれに応じてオ
ンになるように制御するとともに、この２個のトランジ
スタの接続点にコンデンサと整合抵抗とトランスの直列
回路を接続し、さらにコンデンサと整合抵抗の接続点に
第３のトランジスタを設けてユニポーラ信号の無入力時
オンになるように制御することによって、ユニポーラ信
号をバイポーラ信号に変換してトランスから出力すると
ともに、ユニポーラ信号の無入力時トランスを介してラ
インに終端を与える。
本発明はユニポーラ（（７）信号からバイポーラＣＢ）
信号へ変換するための回路に係シ、特に高振幅出力を小
さい回路規模と低消費電力によって実現できる軸変換回
路に関するものである。
信号へ変換するための回路に係シ、特に高振幅出力を小
さい回路規模と低消費電力によって実現できる軸変換回
路に関するものである。
ユニポーラ信号とバイポーラ信号とは、信号処理と信号
伝送の必要に応じて相互に変換して使用されることが多
く、従ってＵ／Ｂ変換回路は通信の分野等において重要
なものであるが、特にこれによって高振幅出力を実現し
ようとする場合、回路規模が小さいとともに低消費電力
であることが要望される。
伝送の必要に応じて相互に変換して使用されることが多
く、従ってＵ／Ｂ変換回路は通信の分野等において重要
なものであるが、特にこれによって高振幅出力を実現し
ようとする場合、回路規模が小さいとともに低消費電力
であることが要望される。
第４図は従来■ヴＢ変換回路の一例を示したものでるる
。同図においてＴＲ＋ ＨＴＲｓはＰチャンネルＦＥＴ
％ＴＥ ２＋ ＴＲａはＮチャンネルＦＨ：Ｔ、Ｔはト
ランス％ Ｒ，ｌ Ｒ２は整合用の抵抗でるる。
。同図においてＴＲ＋ ＨＴＲｓはＰチャンネルＦＥＴ
％ＴＥ ２＋ ＴＲａはＮチャンネルＦＨ：Ｔ、Ｔはト
ランス％ Ｒ，ｌ Ｒ２は整合用の抵抗でるる。
ま次第５図は第４図の回路における入力信号と各トラン
ジスタの動作の関係を示すタイムチャートであって、２
相のユニボーン入力信号Ａ、Ｅに対応してＦＥＴ ＴＲ
Ｉ〜ＴＥ ａのゲートに所定の制御電圧が与えられる。
ジスタの動作の関係を示すタイムチャートであって、２
相のユニボーン入力信号Ａ、Ｅに対応してＦＥＴ ＴＲ
Ｉ〜ＴＥ ａのゲートに所定の制御電圧が与えられる。
第４図の回路においては、餓５図に示されるようにＡ相
の入力に対応してＦＥＴ ＴＲ，、ＴＲ，を経る電流経
路が形成され、Ｂ相入力に対応してＦＥＴＴＲ，、ＴＲ
，を経る電流経路が形成されることによって、トランス
Ｔを経て互に逆方向の電流が流れて、図示のごときバイ
ポーラ信号からなる出力信号を発生し、この信号はトラ
ンスＴを経てラインに出力される。一方、バイポーラ信
号の零電流期間にはＪ’ＥＴ ＴＲ２とＴＥａがオンと
なシ、従ってラインは抵抗Ｒ＋ ＋ Ｒ２ｔ’介して終
端される。この状態は、トランスＴが接続されるライン
からの受信時に対応している。
の入力に対応してＦＥＴ ＴＲ，、ＴＲ，を経る電流経
路が形成され、Ｂ相入力に対応してＦＥＴＴＲ，、ＴＲ
，を経る電流経路が形成されることによって、トランス
Ｔを経て互に逆方向の電流が流れて、図示のごときバイ
ポーラ信号からなる出力信号を発生し、この信号はトラ
ンスＴを経てラインに出力される。一方、バイポーラ信
号の零電流期間にはＪ’ＥＴ ＴＲ２とＴＥａがオンと
なシ、従ってラインは抵抗Ｒ＋ ＋ Ｒ２ｔ’介して終
端される。この状態は、トランスＴが接続されるライン
からの受信時に対応している。
第４図に示されたＵ力変換回路は、バイポーラ信号にお
ける電流送出時、整合抵抗Ｒ１＋ Ｒ２お二び各ＦＥＴ
において電力消費を生じる。従って許容される消費電力
に限度がアシ、かつ高振幅出力を要求される場合、実現
が困難になる。
ける電流送出時、整合抵抗Ｒ１＋ Ｒ２お二び各ＦＥＴ
において電力消費を生じる。従って許容される消費電力
に限度がアシ、かつ高振幅出力を要求される場合、実現
が困難になる。
第６図は従来のθ変換回路の他の例を示したものであっ
て、第４図におけると同じ部分を同じ符号で示し％ Ｔ
Ｒ５＊ ＴＲ４はＦＥＴである。
て、第４図におけると同じ部分を同じ符号で示し％ Ｔ
Ｒ５＊ ＴＲ４はＦＥＴである。
第６図の回路におりては、ＦＥＴＴＲ，〜ＴＲ４は電流
送出時には第４図の回路と同様に制御されてバイポーラ
出力を生じるが、零電流時にはすべてオフとされる。そ
してこの期間にＦＥＴ ＴＲ，、ＴＲ，がオンになるよ
うに制御されることによって、整合抵抗Ｒｊ＋８２によ
る終端が行われる。そのため整合抵抗Ｒ，，Ｒ２は、Ｆ
ＥＴ ＴＲｓ 、 ＴＲ６の側に挿入されている。
送出時には第４図の回路と同様に制御されてバイポーラ
出力を生じるが、零電流時にはすべてオフとされる。そ
してこの期間にＦＥＴ ＴＲ，、ＴＲ，がオンになるよ
うに制御されることによって、整合抵抗Ｒｊ＋８２によ
る終端が行われる。そのため整合抵抗Ｒ，，Ｒ２は、Ｆ
ＥＴ ＴＲｓ 、 ＴＲ６の側に挿入されている。
第６図に示された回路ではバイポーラ信号出力時、整合
抵抗を経由しな−ので低消費電力化を図ることができる
が、構成が複雑化し回路規模が大きくなる。
抵抗を経由しな−ので低消費電力化を図ることができる
が、構成が複雑化し回路規模が大きくなる。
このように従来のガ変換回路では消費電力が大きく高振
幅出力を得ることが困難でめりたシ、または低消費電力
であっても回路規模が大きくなる等の問題がめった。
幅出力を得ることが困難でめりたシ、または低消費電力
であっても回路規模が大きくなる等の問題がめった。
本発明はこのような問題点を解決し九ガ変換回路を提供
しようとするものである。
しようとするものである。
本発明のＵ／Ｂ変換回路は、第１図に示すようた原理的
構成を具えている。
構成を具えている。
２個のトランジスタ１０１．１０２ ｆｔ同一方向に電
流を流すように直列に接続し、２相のユニポーラ信号の
それぞれの相の入力に応じてオンになるように制御する
。
流を流すように直列に接続し、２相のユニポーラ信号の
それぞれの相の入力に応じてオンになるように制御する
。
トランジスタ１０１．１０２の接続点から、コンデンサ
１０３と整合抵抗１０４とトランス１０５とを直列に接
続する。
１０３と整合抵抗１０４とトランス１０５とを直列に接
続する。
コンデンサ１０３と整合抵抗１０４との接続点にトラン
ジスタ１０６ヲ接続して、ユニポーラ信号の無人力時オ
ンになるように制御する。
ジスタ１０６ヲ接続して、ユニポーラ信号の無人力時オ
ンになるように制御する。
トランジスタ１０１．１０２は２相のユニポーラ信号の
それぞれの相の入力に応じてオンになって、トランジス
タ１０１．１０２の接続点に接続されたコンデンサ１０
５と整合抵抗１０４とトランス１り５０直列回路には互
に逆方向の電流が流れることによって、入カユニボーラ
信号はバイポーラ信号に変換されて、トランス１０５鷺
経てラインに出力される。トランジスタ１０１，１０２
がともにオフになったときは、コンデンサ１０３と整合
抵抗１０４の接続点に接続されているトランジスタ１０
６がオンになることによって、トランス１０５を介して
それに接続されているラインが整合抵抗１０４によって
終端される。
それぞれの相の入力に応じてオンになって、トランジス
タ１０１．１０２の接続点に接続されたコンデンサ１０
５と整合抵抗１０４とトランス１り５０直列回路には互
に逆方向の電流が流れることによって、入カユニボーラ
信号はバイポーラ信号に変換されて、トランス１０５鷺
経てラインに出力される。トランジスタ１０１，１０２
がともにオフになったときは、コンデンサ１０３と整合
抵抗１０４の接続点に接続されているトランジスタ１０
６がオンになることによって、トランス１０５を介して
それに接続されているラインが整合抵抗１０４によって
終端される。
第２図は本発明の一実施例を示したもので６って、ＴＲ
ｎ ＊ Ｔｌｈ２＋ ＴＲｔｓはＦＥＴ％Ｇはコンデ／
す、Ｔはトランスである。また第３図は第２図の回路に
おけるトランスＴＯ出力信号Ｖの波形を示したものでめ
る。
ｎ ＊ Ｔｌｈ２＋ ＴＲｔｓはＦＥＴ％Ｇはコンデ／
す、Ｔはトランスである。また第３図は第２図の回路に
おけるトランスＴＯ出力信号Ｖの波形を示したものでめ
る。
いま図示されない制御回路を介して、２相のユニポーラ
入力における一方の信号に応じてＦＥＴＴＥｎのみをオ
ンにすると、第３図においてａで示すように正方向の出
力電流がトランスＴを経て出力信号Ｖに生じる。
入力における一方の信号に応じてＦＥＴＴＥｎのみをオ
ンにすると、第３図においてａで示すように正方向の出
力電流がトランスＴを経て出力信号Ｖに生じる。
次にユニポーラ入力のオフに対応してＦＥＴＴＥｎ’に
オフにすると同時にＦＥＴ ＴＲｔｘ をオンにすると
、整合抵抗Ｒによってライン側と整合がとられるが、こ
の際コンデンサＣに充電された電荷には変化がなく、出
力電流は零であって第３図においてｈｏ状態を生じる。
オフにすると同時にＦＥＴ ＴＲｔｘ をオンにすると
、整合抵抗Ｒによってライン側と整合がとられるが、こ
の際コンデンサＣに充電された電荷には変化がなく、出
力電流は零であって第３図においてｈｏ状態を生じる。
次にユニポー２人力におけるもう一方の信号に応じてＦ
ＥＴ ＴＲ１２をオンにすると同時にＦＥＴ ＴＲ，。
ＥＴ ＴＲ１２をオンにすると同時にＦＥＴ ＴＲ，。
七オフにすると、コンデンサＣに充電されていた電荷が
放電し、第５図においてＣで示すように、負方向の出力
電流がトランスＴｔ経て出力信号Ｖに生じる。
放電し、第５図においてＣで示すように、負方向の出力
電流がトランスＴｔ経て出力信号Ｖに生じる。
次にユニポーラ入力のオフに対応してＪ’ＥＴ Ｔｎ
ｔ□をオフにすると同時にＦＨＴ ＴＲ１ｓをオンにす
ることによりて、整合抵抗Ｒによりてライｙｌｌと整合
がとられるとともに、第３図においてｄで示すように零
電流の状態を生じる。
ｔ□をオフにすると同時にＦＨＴ ＴＲ１ｓをオンにす
ることによりて、整合抵抗Ｒによりてライｙｌｌと整合
がとられるとともに、第３図においてｄで示すように零
電流の状態を生じる。
以下、このような動作を繰シ返すことによって、入カユ
ニボーラ信号の状態に応じたバイポーラ信号出力を生じ
る。
ニボーラ信号の状態に応じたバイポーラ信号出力を生じ
る。
このようにして第２図の回路によりて、ユニポーラ信号
入力からバイポーラ信号出力へ変換するとともに、バイ
ポーラ信号の零電流期間にお−てラインとのインピーダ
ンス整合をとることができる。
入力からバイポーラ信号出力へ変換するとともに、バイ
ポーラ信号の零電流期間にお−てラインとのインピーダ
ンス整合をとることができる。
第２図Ｏ回路では、整合抵抗Ｒはライン側とのインピー
ダンス整合をとるもので６！り、従りてその値はライン
のインピーダンスに応じて決定される。一方コンデンサ
Ｃの値は、出力信号ＦＫｔ？けるバイポーラ信号周期ｆ
ｔ考慮して定める必要がある。
ダンス整合をとるもので６！り、従りてその値はライン
のインピーダンスに応じて決定される。一方コンデンサ
Ｃの値は、出力信号ＦＫｔ？けるバイポーラ信号周期ｆ
ｔ考慮して定める必要がある。
第２図の回路では、バイポーラ信号の電流送出時通過す
るＦＥＴは１個だけなので、消費電力を低減できるとと
もに高振幅出力化が可能になる。また第４図、第６図の
従来例と比べて、使用素子数が大幅に少くなりてφる。
るＦＥＴは１個だけなので、消費電力を低減できるとと
もに高振幅出力化が可能になる。また第４図、第６図の
従来例と比べて、使用素子数が大幅に少くなりてφる。
以上説明し次ように本発明によれば、ユニポーラ信号入
力からバイポーラ信号出力に変換するとトモニハイボー
ラ信号の零電流期間にお―てラインとのインピーダンス
整合をとることができ、この際消費電力が小さくなるの
で高振幅出力を容品に実現することができる。ｔｅ構成
が単純で回路規模が小さいので、実装スペースが小さく
てすみ、装置全体の小屋化も実現できる。
力からバイポーラ信号出力に変換するとトモニハイボー
ラ信号の零電流期間にお―てラインとのインピーダンス
整合をとることができ、この際消費電力が小さくなるの
で高振幅出力を容品に実現することができる。ｔｅ構成
が単純で回路規模が小さいので、実装スペースが小さく
てすみ、装置全体の小屋化も実現できる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第５図は第２図の実施例に
おける出力信号を示す図、 第４図は従来のガ変換回路の一例を示す図、第５図は第
４図の回路の動作を説明するタイムチャート、 第６図は従来のＵ／Ｂ変換回路の他の例を示す図である
。 ＴＲ＋＋ ＴＲｚ＊ ＴＲｓ＊ ＴＲｓ＊ ＴＲｓ＋
ＴＲａ＋ ＴＲ＋１ｒＴＲ１２＋ＴＲ＋ｓ・・・ＦＥＴ Ｒ・・・整合抵抗 Ｃ・・・コンデンサ Ｔ・・・トランス 出力信号の波形を示す図 第 ３ 図 ＴＲ１〜ＴＲ◆： ＦＥＴ Ｒ１，Ｒｚ：整合抵抗 Ｔニドランス 従来のＵ／Ｂ変換回路の一例を示す図 第 ４ 図 第４図の回路の動作を説明するタイムチマート第５図 ＴＲ１〜’ｒＲｔ ： Ｆｍ’ Ｒ１，Ｒｘ：整合抵抗 Ｔニドランス 従来のび／Ｂ変換回路の他の例を示す図第 ６ 図
の一実施例の構成を示す図、第５図は第２図の実施例に
おける出力信号を示す図、 第４図は従来のガ変換回路の一例を示す図、第５図は第
４図の回路の動作を説明するタイムチャート、 第６図は従来のＵ／Ｂ変換回路の他の例を示す図である
。 ＴＲ＋＋ ＴＲｚ＊ ＴＲｓ＊ ＴＲｓ＊ ＴＲｓ＋
ＴＲａ＋ ＴＲ＋１ｒＴＲ１２＋ＴＲ＋ｓ・・・ＦＥＴ Ｒ・・・整合抵抗 Ｃ・・・コンデンサ Ｔ・・・トランス 出力信号の波形を示す図 第 ３ 図 ＴＲ１〜ＴＲ◆： ＦＥＴ Ｒ１，Ｒｚ：整合抵抗 Ｔニドランス 従来のＵ／Ｂ変換回路の一例を示す図 第 ４ 図 第４図の回路の動作を説明するタイムチマート第５図 ＴＲ１〜’ｒＲｔ ： Ｆｍ’ Ｒ１，Ｒｘ：整合抵抗 Ｔニドランス 従来のび／Ｂ変換回路の他の例を示す図第 ６ 図
Claims (1)
- 【特許請求の範囲】 ユニポーラ信号からバイポーラ信号に変換する回路にお
いて、 同一方向に電流を流すように直列に接続され、２相のユ
ニポーラ信号のそれぞれの相の入力に応じてオンになる
２個のトランジスタ（１０１、１０２）と、 該トランジスタ（１０１、１０２）の接続点に接続され
たコンデンサ（１０３）と整合抵抗（１０４）とトラン
ス（１０５）の直列回路と、 該コンデンサ（１０３）と整合抵抗（１０４）の接続点
に接続され、ユニポーラ信号の無入力時オンになるトラ
ンジスタ（１０６）とを具え、前記トランス（１０５）
を介してバイポーラ信号を出力することを特徴とするＵ
／Ｂ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5407886A JPS62210734A (ja) | 1986-03-12 | 1986-03-12 | Ｕ／ｂ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5407886A JPS62210734A (ja) | 1986-03-12 | 1986-03-12 | Ｕ／ｂ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62210734A true JPS62210734A (ja) | 1987-09-16 |
Family
ID=12960574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5407886A Pending JPS62210734A (ja) | 1986-03-12 | 1986-03-12 | Ｕ／ｂ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62210734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286215A (ja) * | 1990-11-01 | 1992-10-12 | American Teleph & Telegr Co <Att> | 光レシーバ |
-
1986
- 1986-03-12 JP JP5407886A patent/JPS62210734A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286215A (ja) * | 1990-11-01 | 1992-10-12 | American Teleph & Telegr Co <Att> | 光レシーバ |
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