JPS62209795A - メモリリフレツシユ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、リフレッシュメモリを９７レツシユするメモ
リリフレッシュ装置に関する。

背景技術 従来から、ダイナミックランダムアクセスメモリをリフ
レッシュするいわゆるソフトリフレッシュの方式として
は、マイクロコンピュータなどの処理回路がタイマから
のリフレッシュ要求に対して必要な回数だけノンオペレ
ーション　（すなわち不動作）などの命令を実行し、こ
れを行なう方式がある。この方式ではノンオペレーショ
ンなどの命令を格納するランダムアクセスメモリあるい
はリードオンリメモリのストア領域が必要であるという
問題がある。また処理回路の動作処理サイクルに合せて
ノンオペレーションなどの命令が実行されるので、ダイ
ナミックランダムアクセスメモリのチップに最適な高速
度のリフレッシュを行なうことができない。

一方、いわゆるハードシフレッシュ方式としてダイナミ
ックメモリアクセスコントローラ　（略称ＤＭＡＣ）チ
ップを利用した方式もまた、従来がら知られている。こ
れは、前記コントローラの１チヤネルを使用し、入出力
装置とリフレッシュすべきメモリとの開のいわばダミー
転送を行なうものである。この先行技術の問題は、ダイ
ナミックメモリアクセスコントローラにおいてリフレッ
シュのために１チャネル余分に必要とすることであり、
しかもこのダイナミックメモリアクセスコントローラの
サイクルに制限されて高速度のリフレッシュ動作を行な
うことができない。

さらに他の先行技術では、いわゆるランダムロジックに
よって９７レツシユ制御を行なっている。

この先行技術では、回路の量が多く構成が複雑になると
いう問題がある。

発明が解決すべき問題点 本発明の目的は、構成が小形化され、リフレッシュメモ
リに最適な高速度のリフレッシュを行なうことができる
ようにしたメモリリフレッシュ装置を提供することであ
る。

問題点を解決するための手段 本発明は、リフレッシュメモリの書込みおよび読出し動
作を処理回路によって行ない、処理回路からの出力に応
答して予め定めた時間後にリフレッシュ動作を行なうべ
きことを表わすリフレッシュ要求信号を導出するタイマ
と、リフレッシュ要求信号に応答してリフレッシュメモ
リのリフレッシュ動作を行なう制御回路と、リフレッシ
ュメモリの制御回路にょろリフレッシュ動作されるべき
順次的なアドレス指定を行なうアドレスカウンタとを含
み、 処理回路は、動作を休止した状態となったとき、そのこ
とを表わす休止信号を導出し、 制御回路は、休止信号を受信してアドレスカウンタと協
働してリフレッシュ動作を繰返し行なうことを特徴とす
るメモリリフレッシュ装置である。

作　　用 本発明に従えば、リフレッシュメモリにストアされてい
る内容は、処理回路によって書込みおよび読出し動作が
行なわれる。処理回路は、タイマを能動化し、これによ
ってタイマが予め定めた時間後にリフレッシュ要求信号
を導出する。これによって制御回路は、リフレッシュメ
モリのアドレスカウンタによって順次的にアドレス指定
された領域のリフレッシュ動作を行なう。制御回路は、
処理回路とは別個のクロツク４ｎ号に基づき、リフレッ
シュ動作を行なうことができるので、リフレッシュメモ
リに最適な高速度のリフレッシュを行なうことが可能と
なる。またこのような構成は、単一の集積回路になどに
よって実現され、構成が簡略化される。

特に本発明に従えば、処理回路に何等かの異常が発生し
て動作を休止した状態となったと鰺には、休止信号が発
生される。これによって制御回路は、リフレッシュ動作
を繰返し行なう。このようにして処理回路が休止状態と
なっても、リフレッシュの起動が行なわれ、リフレッシ
ュメモリの内容が破壊されてしまうことはない。

実施例 第１図は本発明の一実施例のブロック図である。

処理回路１は、たとえばマイクロコンピュータなどによ
って実現され、リフレッシュメモリであるダイナミック
ランダムアクセスメモ１７　Ｍにはアドレス変換回路２
からのアドレス指定信号が与えられ、これによって処理
回路１はライン３を介してメモリＭに書込み動作をし、
また読出し動作を行なう。メモ１７　Ｍのリフレッシュ
動作を行なうために、タイマ４と、制御回路５と、２つ
のアドレスカウンタ６．７とが備えられる。処理回路１
には、たとえばモトローラ社製商品名ＭＣ６８０１０な
どを使用することができる。この処理回路１は、データ
およびアドレスバス端子ＤＡＴＡ、ＡＤＤＲＥＳＳ、割
り込み入力端子ＩＮＴ、バスリクエスト入力端子ＢＲ，
バス使用権確認信号出力端子ＢＧ、バス使用中を示す確
認信号入力端子ＢＧＡＣＫ、バス使用終了を示す確認信
号出力端子ＡＳ。

およびリセット入力端子ＲＥＳＥＴなどを備えている。

出力端子ＡＳからは出力端子ＢＧからローレベルの信号
を導出した後、現在使用しているユニットのバスの使用
が終了するとハイレベルとなる。

タイマ４は、いわゆるプログラマブルタイマであり、こ
のタイマは予め定められた時間たとえば４＋ｎ５ｅｃ毎
にリフレッシュ要求信号をライン８に導出する。処理回
路１によってプログラム動作に基づき、タイマ４の出力
周期、たとえば４ｍ５ｅＣが設定されると、このタイマ
４はカウント動作をし始める。設定された時間４　ｍ５
ｅｃを計数すると、ライン８にローレベルでアクティブ
であるリフレッシュ要求信号を導出する。このリフレッ
シュ要求信号によって、メモリＭのアドレスカウンタ６
．７によって順次的にアドレス指定されるアドレススト
ア領域のリフレッシュが、制御回路５によって行なわれ
る。このようなメモリＭの制御回路５およびアドレスカ
ウンタ６．７の協働によるリフレッシュ動作は、たとえ
ば７０μｓｅｃだけ必要である。

このようなメモリＭのリフレッシュ動作が終了すると、
制御回路５の出力端子Ｉ３　Ｇ　Ａ　ＣＫがら、そのこ
とを表す信号が導出される。これによって処理回路１は
タイマ４を再びプログラム動作に基づいて出力周期４０
　＋ｎ５ｅｃを再設定し、引続き処理回路１の演算処理
動作を行なう。処理回路１は制御回路５による前述のた
とえば７０μｓｅｃに亘るリフレッシュ動作１０には、
演算処理動作を停止しており、残余の時間　（すなわち
４０　ｍ５ｅｃ−７０μＳｅＱの間）は、演算処理動作
を行なうことができる。

処理回路１がメモリＭの書込みおよび読出し動作を行な
うときには、ライン１２にメモリＭのためのアクセス信
号を導出し、ＮＡＮＤデート１１を介してメモリＭの入
力端子ＲＡＳに与える。

制御回路５は、たとえば米国モ／リックメモリーズイン
コーポレーテッド社製商品名１６Ｒ４などとして知られ
ているプログラマブルアレイロジック回路（略称ＰＡＬ
）であって、４つの７リツプ７０ツブＱ４〜Ｑ１を内蔵
している。この制御回路５は、ライン１０を介してクロ
ック信号を、入力端子ＣＬＫに受信することによって、
同期的にメモ１７　Ｍのリフレッシュ制御を行なうシー
ケンスに従って、リフレッシュタイミング信号を生成し
出力する。この制御回路５は、タイマ４からライン８を
介するリフレッシュ要求信号が入力される入カ端子ＴＩ
ＭＥＲ，バスリクエスト信号を導出する出力端子ＢＲ，
バス使用中を示す確認信号を導出する出力端子ＢＧＡＣ
Ｋ、バス使用終了を示す確認信号を受信する入力端子Ａ
Ｓおよびリセット信号を入力する端子ＲＥＳＥＴなどを
備える。さらにまた制御回路５には、リフレッシュ開始
信号を導出する出力する端子ＲＥＦＡＳが設けられてい
る。この出力端子ＲＥＦＡＳからのリフレッシュ開始信
号は、メモリＭのためのアドレスカウンタ６．７の入力
端子ＣＫへのクロック信号として、およびＮＡＮＤデー
ト１１を介してメモリＭのストローブ信号入力端子ＲＡ
Ｓへのストローブ信号として導出される。

メモリＭは上述のように、アドレスカウンタ６゜７から
のアドレスデータが入力端子ＡＤＲＯ〜ＡＤＲ７へ与え
られてストア領域がアドレス指定され、順次的なリフレ
ッシュ動作が行なわれる。制御回路５は、アドレスカウ
ンタ６．７の出力端子ＲＣから導出される桁上げ４３号
を入力端子Ｌ　Ｗ　ＲＣ，ＵＰＲＣに受信することによ
ってリフレッシュサイクルを終了する。

タイマ４は、前述のようにプログラマブルタイマであっ
て、処理回路１のプログラム動作に従って出力周期たと
えば４　ｍ５ｅｃが設定されると、カウント動作を開始
し、設定された時間たとえば４ｍ５ｅｅを計数し終わる
と、ライン８にローレベルでアクティブとなるリフレッ
シュ要求信号を導出する。

タイマ４はこの後、再び処理回路１によって時間が再設
定されなければ次のカウント動作を再開しない。もしも
処理回路１に何等からの異常が発生して動作を休止した
状態となったと外、そのことを表わす休止信号が処理回
路１の出力端子ＨＡＬＴから導出されて、制御回路５に
与えられる。制御回路５は、このような処理回路１の出
力端子ＨＡＬＴからのローレベルの休止信号が与えられ
たとき、タイマ４からライン８を介するリフレッシュ要
求信号が与えられなくてもメモリＭの９フレツシユを行
なう。

第２図は制御回路５によるメモリＭの９７レッシュ制御
動作を説明する状ａ遷移図であり、第３図は動作を説明
するための波形図である。以下の説明において、入出力
端子とそれに関連する信号とを同一の参照符で示すこと
がある。第３図の波形図では、休止信号ＨＡ　Ｌ　Ｔは
第３図（１６）で示されるようにハイレベルであり、処
理回路１は動作中である場合の動作が示されている。ま
ず制御回路５に内蔵されている７リツプ７０ツブＱ４〜
Ｑ１は、第３図（１）で示されるリセット信号ＲＥＳＥ
Ｔがローレベルであるとき、そのすべての出力がハイレ
ベルになるように初期化され、参照符Ｉ　ＤＬＥで示さ
れる待機状態ＮＲＥＦになる。ライン１０から与えられ
るクロック信号ＣＬ　Ｋは、第３図（２）で示されてい
る。各状態への遷移は、クロック信号の立」ユリと同期
して行なわれる。タイマ４からライン８に導出されるリ
フレッシュ要求信号は、制御回路５の入力端子Ｔ　Ｉ　
Ｍ　Ｅ　Ｒ１，、：　ｌ−ｊえられ、この信号は第３図
（：３）で示されているとおりである。リフレッシュ要
求信号がローレベルになることによって、７リツプ７０
ツブＱ４Ｑ３Ｑ２Ｑ１は、ｌ”１１１．ＯＪであるバス
要求状態ＢＲＩＥ　Ｑとなる。この状態では、出力信号
Ｂ　Ｒは第３図（４）で示されるようにローレベルとな
り、処理回路１へのバス使用要求信号を導出する。同時
に信”ｆ−Ｂ　Ｒがローレベルになることによって、ア
ドレスカウンタ６．７が初期化されてメモリＭの入力端
子ＡＤＲＯ−ＡＤＲ７にはすべて論理「０」のアドレス
指定信号が導出される。このようなアドレス信号は第３
図（１１）に示されており、アドレスカウンタ６．７の
出力端子ＱＤ−ＱＡの出力波形は第３図（１２）〜第３
図（１５）にそれぞれ示されている。

処理回路１がバス使用権確認信号ＢＧを第３図（５）で
示されるようにローレベルとし、またバス使用終了信号
ＡＳをｆｊＳ３図（６）で示されるようにハイレベルと
する応答動作を行なうと、制御回路５の７リツプ７０ツ
ブＱ４〜Ｑ１はｌ”ｌ１００Ｊである受信状他人〇　Ｋ
となる。この受信状他人〇にでは、信号ＢＲをハイレベ
ルに戻し、バス使用中を表わす第３図（７）で示される
信号ＢＧＡＣＫをローレベルとする。以下、リフレッシ
ュが終了するまでバスを占有するため、（ｉＴ号ＢＧＡ
ＣＫはローレベルのままである。

受信状態ＡＣＫから状態Ｃ，ＲＧ　Ｏ、ＲＥ　Ｆ　Ｏ−
ＲＥ　Ｆ　２へと次々と状態が遷移するが、状態ＲＩＥ
ＦＯ−ＲＩＥ　Ｆ　２　（７）　、！：　キｉ：　Ｉｆ
：、信号ＲＥ　Ｆ　Ａ　Ｓ　１．ｔ　ｍ３図（８）で示
されるようにローレベルとなり、この４８　ｔ　ＲＥ　
Ｆ　Ａ　ＳはメモリＭへのす７１／ツシユ用のアクセス
のための信号ＲＡＳとなる。状態ＲＥＦ２が状態ＣＲＧ
　Ｏの状態に遷移すると、信号Ｙ（ＥＦＡＳはハイレベ
ルに戻る。またこの信号ＲＩＥＦＡＳの立上りがアドレ
スカウンタ６．７へのクロック信号となり、計数値であ
るアドレス信号の値が１だけインクリメントされる。

状態ＣＲＧ２から第３図（９）で示される信号ＵＰ　Ｒ
，ＣおよびｌＱ３図（１０）で示される信号１−　Ｗ　
ＲＣによって状態ＣＲＧＯまたは状態ＬＣＲＧＯに遷移
する。この信号ＵＰＲＣおよびＬＷＲＣは、前述のよう
にアドレスカウンタ６．７からの桁」二げ信号であって
、アドレスカークンタロ、７の出力Ｑｌｌ〜ＱＡのすべ
てがハイレベルになるまで、すなわちメモリＭの入力端
子Ａ　Ｄ　ＲＯ〜ＡＤＲ７のすべてが論Ｆｌ！「１」に
なるまで、状態ＣＲＧＯの方に遷移する。

このようにしてアドレス信号ＡＤＲＯ−ＡＤＲ７のすべ
てが論理１−１」になるまで、信号ＲＥＦＡＳが周期的
に出力され、その都度、アドレス信号が１だけインクリ
メントされる。このようにしてメモリＭのストア領域が
順次的にアドレス指定され、このアドレス指定されたス
トア領域がダイナミックランダムアクセスメモリＭにお
けるＲＡＳ（ローアドレスストローブ）オンリリフレッ
シュサイクルでリフレッシュされることになる。

アドレス指定号ＡＤＲＯ〜ＡＩ）Ｒ７のすべてが論理「
１」になると、信号ＵＰＲＣおよび信号ＬＷＲＣはハイ
レベルとなり、制御回路５の７リツプフロツプＱ４〜Ｑ
１は状＊　Ｌ　ＣＲａ　ｏに遷移し、以後最後の１回の
リフレッシュである状態１−　ＣＲＧ２までリフレッシ
ュが行なわれる。

メモリＭでは２５６ＫＸ１ビットのリフレッシュを行な
っており、アドレスイ言号ＡＤＲＯ・〜Ａ　Ｄ　Ｒ７は
１６進数のＯ〜２５（８が生成されている。リフレッシ
ュが終了すると、状態ＣＥＮＤとなり、信号ＢＧＡＣＫ
はハイレベルとし、バス占有権を放棄する。状態ＣＥＮ
Ｄ以降では信号Ｔ　Ｉ　Ｍ　Ｅ　Ｒがハイレベルであれ
ば参照符ＩＤＬＥで示す特数状態に移り、タイマ４から
の次のリフレッシュ要′ＦＣＭ号すなわち信号Ｔ　Ｔ　
Ｍ　Ｅ　Ｒがローレベルであることの状態を待つことに
なる。

第４図は、処理回路１が何等かの原因によって動作を休
止し、タイマ４の計数すべき時間たとえば４　ｍ５ｅｃ
を設定することができなくなったときの動作を示す。第
４図（１）へ第４図（１６）の各波形は、前述の第３図
（１）〜第３図（１６）の各波形に個別的に対応してい
る。休止信号１−ＩΔＬ　’ｒは処理回路１の動作の休
止に状態ＣＥ　Ｎ　Ｄにおいて休止信号ＨＡ　Ｌ　Ｔが
ローレベルであってアクティブとなっているときには、
入力端子Ｔ　Ｉ　Ｍ　Ｅ　Ｒにｌｊ−えられるリフレッ
シュ要求（ｉ号の論理値に拘わらず、参照符Ｉ　ＤＬＥ
で示す待機状態Ｎ　ＲＥ　Ｆ　ｌ：遷移することができ
、さらに状態ＤＲＥＱ１．：ｆｆｉ移する。

このようにしてリフレッシュが行なわれる。要約すると
、処理回路１が動作している間は、タイマ４によって刻
時される時間４ｍ５ｅｃごとに１回の割合でメモリＭの
リフレッシュ起動が行なわれ、処理回路１がその動作を
休止して休止信号ＨＡ　Ｌ　Ｔがローレベルとなってア
クティブとなると、メモリＭのリフレッシュ動作が繰返
して行なわれる。

このようにして処理回路１が休止しても、メモリＭの内
容が破壊されることが防がれる。

メモリは１２０　ｎ５ｅｃのアクセスタイムおよび２３
０　ｎ５ｅｃのサイクルタイムのものを想定しており、
このとき制御回路５にクロック信号ＣＬＫが２５Ｍ　Ｈ
ｚのものを供給すると、アクセス信号ＲＡＳがローレベ
ルであるのは１２０　ｎ５ｅｃであり、サイクルタイム
２４０　ｎ５ｅｃであってメモ１７　Ｍにほぼ最適のＲ
ＡＳオンリリフレッシュを行なうことができる。ダイナ
ミックランダムアクセスメモリＭのアクセスタイムおよ
びサイクルタイムが上述では違う構成であるときにはタ
ロツク信号ＣＬＫの周波数を変更し、あるいはまた第２
図に示す状態遷移図を少し変更するだけですむ。本発明
は、２５６にビットのダイナミックランダムアクセスメ
モリに関連して実施されるだけでなく、６４にビットあ
るいは１Ｍビットなどのダイナミックランダムアクセス
メモリに関連してもまたアドレスカウンタ６の係数許容
値を変更するだけで制御回路５を変更することなしに本
発明を実施することができる。

効　　果 以上のように本発明によれば、構成が簡略化され、しか
ちリフレッシュメモリに最適な高速のリフレッシュを行
なうことが可能となる。

また本発明では、処理回路が休止状態となったときには
制御回路にアドレスカウンタと協働してリフレッシュメ
モリのリフレッシュ動作を繰返し行なう。これによって
処理回路に異常が生じてもメモリの内容が破ｉ！ｌされ
てしまうことが防がれる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はリフ
レッシュ制御動作を示す状態遷移図、第３図は動作を説
明するための波形図、第４図は処理回路１が動作を休止
しているときの状態を説明するための波形図である。

Claims (1)

1. 【特許請求の範囲】 リフレッシュメモリの書込みおよび読出し動作を処理回
   路によって行ない、 処理回路からの出力に応答して予め定めた時間後にリフ
   レッシュ動作を行なうべきことを表すリフレッシュ要求
   信号を導出するタイマと、 リフレッシュ要求信号に応答してリフレッシュメモリの
   リフレッシュ動作を行なう制御回路と、リフレッシュメ
   モリの制御回路によるリフレッシュ動作されるべき順次
   的なアドレス指定を行なうアドレスカウンタとを含み、 処理回路は、動作を休止した状態となったとき、そのこ
   とを表わす休止信号を導出し、 制御回路は、休止信号を受信してアドレスカウンタと協
   働してリフレッシュ動作を繰返し行なうことを特徴とす
   るメモリリフレッシュ装置。