JPS62206640A - ユニツト間の異常検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のユニットを組合せて構成される装置に
おいて、相互に接続されたユニット間の異常を検出する
装置に係り、特に、異常を検出するための回路を最小限
で構成し得るユニット間の異常検出装置に関する。

〔従来の技術〕

従来の装置は、特開昭５８−１５４９５０号公報に記載
のように、ユニット間ルパリテイチェック用（７’）　
／＜スを設けたり、データバスの空いている時にテスト
ハターンを送信し、折返し受信して比較一致によシ障害
検出を行なっていた。しかし、このような方法では、検
出のための回路が複雑になり、規模も大きくなるという
欠点があった。

〔発明が解決しようとする問題点〕

本来、相手ユニットの異常を検出するための回路は最小
限となることが望ましいＫもかかわらず、従来技術では
、異常検出回路が複雑となったり、回路規模が大きくな
ることによって異常検出回路の信頼性が問題となってき
た。

本発明は、最小限の回路で、ユニット間の異常を簡単に
検出することができるユニット間の異常検出装置を提供
することにある。

〔問題点を解決するための手段〕

上記目的は、一本の異常検出信号線でユニット間の異常
を検出するため、出力をワイアードＯＲとし双方向可能
とすることにより達成される。

異常検出回路は第２図に示すように、′１”信号発生回
路である供給電源ＶＣＣと０”信号発生回路であるグラ
ウンドＧＤｔ−人力として接続できるスイッチ３、スイ
ッチ２の出力を接続した反転回路であるトランジスタ３
およびプルアップ抵抗４とトランジスタの入力、出力に
接続された論理積出力回路ＮＡＮＤゲート５によυ構成
される。

トランジスタ３の出力が異常検出信号線１としてユニッ
ト１とユニット２間に接続される。

〔作用〕

第３図に示すようＫ、ユニット１からユニット２の異常
確認を行なう場合、ユニット１のスイッチＩＧＤ側とし
、ユニット２のスイッチ２＝ｔＶＣＣ側とする。この結
果、ユニット１のトランジスタ３はカットオフしても、
ユニット２のトランジスタ３がカットオンしているため
、ワイアードＯＲである異常検出信号線１はＬＯＷレベ
ルとなる。従って、ユニット１のＮＡＮＤゲート５の入
力は共にＬＯＷレベルとなり、ＮＡＮＤゲート５の出力
はユニット２が正常であることを示すＨＩＧＨレベルと
なる。一方、この状態で、異常検出信号線１がＨＩＧＨ
レベルと彦ると、ユニット１のＮＡＮＤゲート５の出力
はユニット２が異常であることを示すＬＯＷレベルとな
り、ユニット２が故障、もしくは、電源断となシ、異常
をひき起したことを検出できる。

ユニット２からユニット１の異常確認を行なう場合は、
ユニット２のスイッチ２をＧＤ側とし、ユニット１のス
イッチ２をＶＣＣ側とすれば、前述のユニット１がユニ
ット２となった形となり、ユニット１の異常の有無がユ
ニット２のＮＡＮＤゲート５の出力状態に反映される。

本発明では、ユニット１のスイッチ２’ｋＶＣＣ側、ユ
ニット２のスイッチＱｆｒＶＣＣ側とした場合、および
、ユニット１のスイッチ２　ｔ−ＧＤ側、ユニット２の
スイッチ２をＧＤ側とすることは禁止せねばならない。

このようにして、一本の異常検出信号線１を使用して異
常検出回路の検出出力６を参照することにより相互にユ
ニット間の異常を検出することが可能となる。

〔実施例〕

以下、本発明の一実施例を第１図によシ説明する。本装
置はユニット７、ユニット８により構成され、各ユニッ
ト共マイクロコンピュータ９を内蔵している。本装置に
おける異常検出回路はマイクロコンピュータ９のアドレ
スバス１０．　リード信号１１に接続されたアドレスデ
コーダ１３、アドレスデコーダ１３の出力に接続された
アンバータ１５およびＮＡＮＤゲート１５により構成さ
れる。インバータ１５の出力はプルアップ抵抗４とＮＡ
ＮＤゲート５のもう一つの入力に接続されると同時に、
ユニット７、ユニット８を結ぶ異常検出信号線１となる
。ＮＡＮＤゲート５の出力はデータバッファ１４を介し
てマイクロコンピュータ９のデータバス１２に接続され
る。アドレスデコーダ１３とデータバッファ１４には、
マイクロコンピュータ９のリード信号１１が接続される
。

ユニット７のマイクロコンピュータ９は、ユニット８の
異常の有無を周期的に確認するために、アドレスバス１
０に異常検出回路のアドレスを出力する。本アドレスは
アドレスデコーダ１３によってインバータ１５に対する
ＬＯＷレベル出力となる。この結果、インバータ１５は
その反転出力であるＨＩＧＨレベルとなろうとするが、
ユニット８のインバータ１５の出力がＬＯＷレベルであ
るため、ワイアードＯＲ結果であるＬＯＷレベルとなる
。従って、ＮＡＮＤゲート５の入力はどちらもＬＯＷレ
ベルとなるため、出力はユニット８が９常であることを
示すＨＩＧＨレベルとなり、この値をマイクロコンピュ
ータ９は、データバッファ１４を介してリードすること
により、ユニット８の正常を確認する。すなわち、本実
施例ではアドレスデコーダ１３によりスイッチ２を構成
している訳である。一方、ユニット７のマイクロコンピ
ュータ９がユニット８の異常の有無を確認した際データ
の値がＬＯＷレベルになっていると、次の周期の確認終
了まで異常ありとすることを保留する。これは、ユニッ
ト８のマイクロコンピュータ９によるユニット７の異常
の有無の確認の衝突による誤認識をさけるためで、ユニ
ット７とユニット８のマイクロコンピュータ９の異常の
有無の確認周期は一致させないようにしているが、連続
して異常有を検出しなければ異常有とはしない。

このようにして、一本の異常検出信号線１を使用して、
相互にユニット間の異常を検出している。

〔発明の効果〕

本発明によれば、複数のユニットを組合せて構成される
装置において、同時に相互に接続されたユニットの異常
を検出できるほか、異常を検出するための回路をわずか
五コンポーネントで構成できるため、異常検出回路を設
けたことによる信頼性低下がほとんどない。また、一本
の異常検出信号線で済むためユニット相互間の接続本数
増加分を気にしなくてもよいという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の系統図、第２図は本発明の
異常検出回路図、第３図は本発明の原理図である。 ／−一一異常才史±４富号欺 第２１￥ｌ 某３図

Claims (1)

1. 【特許請求の範囲】 １、複数のユニットを組合せて構成される装置において
   、 二つの前記ユニット間を結ぶ信号線の中に一本の異常検
   出信号線を設け、各々の前記ユニット内には“１”信号
   発生回路と“０”信号発生回路とを切換可能なスイッチ
   と、ワイアードＯＲ可能な出力を持つ反転回路と、前記
   反転回路の入力、出力に接続された論理積出力回路とよ
   り構成される異常検出回路を設けたことを特徴とするユ
   ニット間の異常検出装置。