JPS62204622A - Ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ／Ａ変換器に係り、特に集積回路に好適な積
分方式Ｄ／Ａ変換器の制御回路に関する。

〔従来の技術〕

従来の積分方式１６ビツ）Ｄ／Ａ変換器は、特開昭５７
−９９８２１号に記載のように、１６ビツトのデータを
上位８ビツトと下位８ビツトに分割し、電流源を２５６
対１に重みづけしたものを２個備えそれぞれ上位、下位
のデータに対応して積分することにより、クロック周波
数を大幅に低減し、モノリシックＩＣ化を可能とした。

従来のＤ／Ａ変換器ではシリアルデータをシフトレジス
タに取り込み、変換指令信号を受けてから一定時間後カ
ウンタにデータをセットすると共に、積分器にチャージ
されている電荷を一定時間で放電させ、その後電流スイ
ッチをオンすると共に、カウンタにクロックを供給して
データに応じたパルス幅で電流スイッチをオフとする。

カウンタにデータをセットしたり、積分器の電荷を放電
させたり、積分を開始させたりまたサンプル・ホールド
するタイミングは、タイミング制御回路で発生している
。タイミング制御回路は７〜８ビツトの同期形カウンタ
に積分用クロック信号を入力して、カウンタの出力をデ
コードして種々のタイミングを得るのが一般的である。

〔発明が解決しようとする問題点〕

上記従来技術は、タイミング制御回路の回路規模・消費
電力の点については配慮がされておらず集積化した場合
ＩＣのチップサイズ・消費電力が低減できないという問
題があった。

本発明の目的は、回路規模・消費電力を低減するＤ／Ａ
変換器を提供することにある。

〔問題点を解決するための手段〕

上記目的は、Ｄ／Ａ変換器の入力信号として、サンプリ
ング周期に同期したサンプリング周波数の整数倍の信号
をシステムとして設け、この信号そのものｔｉｔは前記
シリアルデータ転送クロックでこの信号をシフトした信
号をサンプル・ホールドおよび積分器のリセット信号と
して使用する。

また積分開始信号はサンプル・ホールド信号。

リセット信号等をさらＩこシリアルデータ転送クロック
でシフトした後エツジ検出を行なって得ることによりタ
イミング制御回路から同期カウンタおよびデコード回路
をなくすことができ、回路規模・消費電力を大幅に低減
することができる。

〔作用〕

積分開始信号は積分用クロック信号と同期がとれている
必要がある。このため積分用クロック信号とサンプリン
グ周期、シリアルデータの信号とが非同期関係にあるシ
ステムでは、積分開始信号は、シリアルデータ転送クロ
ックでシフトされ次サンプリング周期に同期したサンプ
リング周波数の整数倍の信号をさらに積分用クロック信
号で同期化する必要がある。同期化はエツジトリガロタ
イプフリップフロップのＤ入力に信号を入れ、クロック
入力に積分用クロックを入力して行うが、信号とクロッ
クのエツジが一致するとセトリングタイム不足となって
出力が遅延する現象が起こもこの現象をさけるため、再
度同期化を行ったのちエツジ検出を行って積分スタート
信号とする。

こうすることによって、リニアリティのよいυ／ＡＸ換
を、量率なタイミング制御回路で行なうことができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は１６ビツト並列積分方式Ｄ／Ａコンバータのロジッ
ク部である。動作は１〜５の入力信号を得て６．７の電
流スイッチ制御信号、８．９のサンプル・ホールド制御
信号、　１０．１１の積分器の電荷放電のためのディス
チャージング信号を出力する。各信号のタイミングを第
２図に示す。６〜１１の信号とＤ／Ａ変換の関係は先に
あげた従来例と同様である、第１図において、１は１６
ビツトのシリアルデータ入力端子である。２はシリアル
データに同期したシリアルデータ転送クロック（ＣＫＸ
）入力端子、５は積分用マスタークロック信号（ＭＣＫ
）入力端子、４はサンプリング周期に同期しサンプリン
グ周波数の２倍の周波数信号（ＤＭＸ）入力端子、５は
サンプリング周波数でＬｃｈ　、　Ｒｅｈのデータを識
別する左右識別信号（ＭＰＸ）入力端子である。１４は
シリアルデータをパラレルデータに変換するためのシフ
トレジスタ。

１６は上位８ビツト用のカウンタ、１７は下位８ビツト
用のカウンタであり、１５はカウンタ１６．１７にデー
タを入力するロード回路である。４６．４７はセット、
リセット７リツプフロツプであり、２５６対１に重みづ
けされな電流源の電流を積分器に断続する電流スイッチ
の制御信号を出力する。１２はシフトレジスタ１４．ロ
ード回路１５．カウンタ１６．１７゜セットリセットフ
リップフロップ４６　、４７）ｉ　ｆｆ１ｌ　御りかつ
８〜１１のサンプルホールド制御信号・積分器ディスチ
ャージ信号を得るタイミング回路である。

１３は本発明の積分開始信号発生回路である。以下その
動作を説明する０タイミング回路１２において２２〜３
１はポジティブエツジトリガロタイプフリップフロップ
であり、汎用の’ｌ”　Ｔ　Ｌｌ路の１４Ｄ７４７４と
同機能のものである。第２図に示すＤ　Ｍ　Ｘ　（４）
の４８号を入力とし、この信号をＣＫ　Ｘ　（２）の入
力信号でシフトしてサンプル・ホールド信号８，９．デ
ィスチャージ信号１０，１１．カウンタロード信号４１
を得ることにより、従来必要であった、８ビツトシンク
ロナスカウンタおよびデコード回路が不要となっている
。サンプルホールド信号はＤＭＸ信号をＣＫＸの１クロ
ツクシフト、ディスチャージ信号は２クロツクシフトし
て得ている。積分スタート信号は５クロツクシフトした
後積分用マスタクロックで２クロツクシフトして同期化
し、エツジ検出して得ている。各信号ｌこＣＫＸｇｉ号
の１クロック分づつずらせているのはタイミングマージ
ンをかせぐ念めである。

第１図の入力端子１に入力されるデータは第２図に示す
如＜　Ｍ　Ｐ　Ｘ　（５）信号の半周期でシフトレジス
タ１４に取り込まれ、ロード信号４１のタイミングでシ
フトレジスタ１４からカウンタ１６．１７に８ビツトづ
つセットされる。この後、＠２図ｃｓｗｌ）。

ＣＳ　Ｗ　２　（７）に示すタイミングでセットリセッ
ト７リツプフロツプ４６．４７ｉセツトして、カウンタ
にゲート回路１９を介して積分用クロックパルスを供給
する。６．７の出力端子が１−ＩＩになることにより積
分器は容量にげ流を充電しては圧に変換を始める。カウ
ンタはデクリメントタイプであり、ロードされたデータ
から減算して０になったタイミングで負の出力をだしフ
リップフロップ４６．４７ヲリセツトする。これ４こよ
り積分は終了し、サンプルホールド信号により積分器出
力をサンプリングしてアナログ電圧を取り出し、この後
積分器をディスチャージして、次サイクルの積分に備え
る。

ここで、Ｄ／Ａ変換の精度について考える。電流源に２
５６対１の重みづけをしであるため、Ｄ／Ａ変換の精度
を１６ビツトの７ＬＳＢとするためには、２５６に重み
づけされた電流スイッチのタイミングに許容されるタイ
ミングジッタΔｔは Δｔ≦Ｔ・二［・（±−！−） ここでＴは積分用マスタクロックの周期であり、クロッ
ク周波数％３５ＭＨｚとすると’ｌ’　＝　２Ｂ、６ｎ
ｓとなりΔｔは±５６ｐ　ｓ以下となり、非常にきびし
いことがわかる。

さて、積分開始信号発生回路についてみると、ＣＫＸ信
号４４と積分用マスタクロック信号１’／ＩＣＫ４５と
の位相関係が確定している場合、即ち同期関係Ｉこある
場合ｌこは第３図（ａ）　ｉこ示す最も（資）単な構成
でその機能を実現できる。そのタイミングを第３図（ｂ
）に示す。しかしＣＫＸとＭ　ＣＫが非同期の関係にあ
る場合には第３図（ｃ）に示すようにＤラッチ２５のＤ
入力と、クロック人力４５とが一致し、エツジ検出出力
４０のパルス幅が極端に小さくなり誤動作を招く場合が
ある。これを避けるため第４図（ａ）の如＜ＭＣＫで１
回シフトし虎後エツジ検出を行う方法がある。この場合
、第４図（ｂ）の如く確実に出力４０が得られる。しか
しこの信号は、積分開始４ｇ号として使用するには充分
ではない。第４図（ｃ）に示す如く、Ｄラッチ２５のＤ
入力（１２４）とクロック４５のタイミングが一致し九
場合、Ｄラッチはセットリングタイム不足となり、１２
５に示す如く、［１で示す予想タイミングより遅延する
現象がおこる。汎用のＴＴＬでは１〜５ｎｓ程関の遅延
となる。このため４０の信号は、±５６ｐ８の仕様に対
してＩｎｓ以上のジッタを有することｌこより満足なｒ
Ｓ度が得られない。このため第５図（ａ）に示す如く、
Ｄラッチ２６を追加して積分用マスタクロックで２回シ
フトした後の信号をエツジ検出して積分開始信号として
使用することによりこの問題は解決できる。第５１’１
Ｊ（ｂ＞に示すように、セトリングタイム不足による遅
延の影響をなくすことができた。

以上のように、ＣＫＸとＭＣＫ信号が非同期のシステム
においても、Ｄタイプフリップフロラ１４個と論理積回
路１個の簡単な構成で積分開始信号を得、精度の高いＤ
／Ａ変換を小回路規模低消費電力で実現することができ
友。

〔発明の効果〕

本発明によれば、並列積分方式Ｄ／Ａコンバータのタイ
ミング回路を従来の約１の回路規模であるＤタイプスリ
ップ７０ツブ１０個程度で実現することができ、回路規
模・消費電力を大幅に低減することかでき虎。

【図面の簡単な説明】

ｌ＠１図は本発明の一実施例を示すブロック図、第２図
は８Ｍ！１図の動作を示すタイミング図、第５図乃至第
５図は本発明の積分開始信号発生回路の回路図とタイミ
ング図である。 １３・・・積分開始信号発生回路 １２・・・Ｄ／Ａコンバータタイミング回路４４・・・
ＣＫＸ信号入力端子 ４５・・・ＭＣＫ信号入力端子 ２４、２５．２６．２７・・・Ｄタイプフリップフロッ
プ（Ｄラッチ） ４６．４７・・・セットリセットクリップ７０ツブ１３
　回 ψ　　　　　　“ Ｑ　　　　　　　゛ ４ｏ　　　　　　　　−１ 朶　Ｓ　目 他

Claims (1)

1. 【特許請求の範囲】 １、シリアルデータとシリアルデータに同期したシリア
   ルデータ転送クロックを入力とし、積分用クロック信号
   で、データに応じた時間のパルス幅信号を発生し、該パ
   ルス幅信号の期間だけ、電流源の一定電流を容量に積分
   して出力電圧を得る積分方式Ｄ／Ａ変換器において、サ
   ンプリング周期に同期したサンプリング周波数の整数倍
   の入力信号を上記シリアルデータ転送クロックによりシ
   フトした信号から積分開始信号を得ることを特徴とする
   Ｄ／Ａ変換器。 ２、特許請求の範囲第１項において、積分開始信号は、
   上記サンプリング周期に同期したサンプリング周波数の
   整数倍の入力信号を上記シリアルデータ転送クロックに
   よりシフトした信号をさらに、積分用クロックとシフト
   レジスタにより積分用クロックの２クロック以上シフト
   した信号から得ることを特徴とするＤ／Ａ変換器。