JPS62203378A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62203378A JPS62203378A JP4587786A JP4587786A JPS62203378A JP S62203378 A JPS62203378 A JP S62203378A JP 4587786 A JP4587786 A JP 4587786A JP 4587786 A JP4587786 A JP 4587786A JP S62203378 A JPS62203378 A JP S62203378A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、非晶質５ｉ（ａ−３ｉ）膜や多結晶Ｓｉ膜等
の半導体薄膜を用いた薄ｊ漠トランジスタ（Ｔ ＰＴ）
の製造方法に関し、特にソース及びドレイン電極を自己
整合的に形成する方法に関する。
の半導体薄膜を用いた薄ｊ漠トランジスタ（Ｔ ＰＴ）
の製造方法に関し、特にソース及びドレイン電極を自己
整合的に形成する方法に関する。
（発明の概要）
本発明は、特願昭６０−１４７７００号公報の改善され
たＴＦＦの製造方法で、（１）透明絶縁基板上に不透明
なゲーＩ−電極を形成、（２）ゲート絶縁膜、高抵抗半
導体薄膜、低抵抗半導体薄膜、第２導電膜を順次光が透
過するに充分な簿さで堆積、（３）マスク膜を堆積、（
４） １１！板夷面からの光照射を利用してマスク膜を
ゲート雪掻形状に残す］二程、（５）第３導電膜の堆積
、（６）マスク膜除去で第３導電膜のリフトオフ、（７
〉第３導電膜をマスクに第２導電舟、低抵抗半導体膜の
選択エッチ、（８）不要部の第３、第２導電膜及び低抵
抗半導体膜を除去して、ソース及びドレイン電（ルの形
成より成る。特願１１８６０−１４７７０００公報に対
し第２尋電膜を付加し、ソース及びドレイン電極のコン
タク１〜抵抗を減少さけたちのである。
たＴＦＦの製造方法で、（１）透明絶縁基板上に不透明
なゲーＩ−電極を形成、（２）ゲート絶縁膜、高抵抗半
導体薄膜、低抵抗半導体薄膜、第２導電膜を順次光が透
過するに充分な簿さで堆積、（３）マスク膜を堆積、（
４） １１！板夷面からの光照射を利用してマスク膜を
ゲート雪掻形状に残す］二程、（５）第３導電膜の堆積
、（６）マスク膜除去で第３導電膜のリフトオフ、（７
〉第３導電膜をマスクに第２導電舟、低抵抗半導体膜の
選択エッチ、（８）不要部の第３、第２導電膜及び低抵
抗半導体膜を除去して、ソース及びドレイン電（ルの形
成より成る。特願１１８６０−１４７７０００公報に対
し第２尋電膜を付加し、ソース及びドレイン電極のコン
タク１〜抵抗を減少さけたちのである。
（従来の技術）
ＴＰＴは液晶表示装首笠に応用されつつあるが、さらな
るＴＰＴの昌度化やＴ Ｐ Ｔ基板の大面積化に自己整
合技術は有効である。１！ｆ願昭６０−１４７７００号
公報に示した自己整合技術を第２図を用いて説明し問題
点を挙げる。第２図（ａ）は、ガラス等の透明絶縁基板
１に不透明なゲート電極２を設（プた後、ゲート絶縁膜
３、高抵抗半導体膜の例であるａ−３ｉ膜４、低抵抗半
導体膜であるｎ”ａ−３ｉ膜５を順次堆積し、さらにＳ
ｉＯｘやＩＴＯ等の透明膜７を堆積した状態の断面であ
る。第２図（ｂ）は、ざらにポジ型しジス１−８を塗布
した後、基板１の失血から光を照射してグー１〜電杖（
２をマスクにレジスト８をパターニングし、これを用い
て透明膜７をオーバーエッチした断面で・ある。第２図
（ｃ）は、この上に第３導電１１９ Ｔある金属膜を堆
積後、レジス［−８及び透明膜７を除去して、第３導電
膜９をリフトオフレパターニングしたものである。次に
第２図（ｄ＞の様に、第３導電膜９をマスクに露出した
ｎ＋ａ−３ｉ膜５を選（Ｒエッチして、分離された第３
導′七膜１９及び２９、ｎ”ａ−３ｉ膜１５及び２５で
それぞれソース電極１０ｄ５やよびドレイン電極２０を
形成する。
るＴＰＴの昌度化やＴ Ｐ Ｔ基板の大面積化に自己整
合技術は有効である。１！ｆ願昭６０−１４７７００号
公報に示した自己整合技術を第２図を用いて説明し問題
点を挙げる。第２図（ａ）は、ガラス等の透明絶縁基板
１に不透明なゲート電極２を設（プた後、ゲート絶縁膜
３、高抵抗半導体膜の例であるａ−３ｉ膜４、低抵抗半
導体膜であるｎ”ａ−３ｉ膜５を順次堆積し、さらにＳ
ｉＯｘやＩＴＯ等の透明膜７を堆積した状態の断面であ
る。第２図（ｂ）は、ざらにポジ型しジス１−８を塗布
した後、基板１の失血から光を照射してグー１〜電杖（
２をマスクにレジスト８をパターニングし、これを用い
て透明膜７をオーバーエッチした断面で・ある。第２図
（ｃ）は、この上に第３導電１１９ Ｔある金属膜を堆
積後、レジス［−８及び透明膜７を除去して、第３導電
膜９をリフトオフレパターニングしたものである。次に
第２図（ｄ＞の様に、第３導電膜９をマスクに露出した
ｎ＋ａ−３ｉ膜５を選（Ｒエッチして、分離された第３
導′七膜１９及び２９、ｎ”ａ−３ｉ膜１５及び２５で
それぞれソース電極１０ｄ５やよびドレイン電極２０を
形成する。
この（（、不要部の第３導電膜９やｎ”ａ−３ｉ膜５を
除去し、必要に応じ不要部のａ−８ｉ膜４も除去して完
成する。以上の様に従来の自己整合技術によればｎ“ａ
−３！膜５の表面は第３導電膜９の堆積前に大気に触れ
るため酸化膜簀が形成され、コンタク１〜抵抗を低減す
ることは困難であった。また、これを改善するためｎ’
ａ−３ｉ膜５の表面をスパッタエッチ等で処理して
第３導電膜９を堆積できるが、ダメージ笠の問題がある
。
除去し、必要に応じ不要部のａ−８ｉ膜４も除去して完
成する。以上の様に従来の自己整合技術によればｎ“ａ
−３！膜５の表面は第３導電膜９の堆積前に大気に触れ
るため酸化膜簀が形成され、コンタク１〜抵抗を低減す
ることは困難であった。また、これを改善するためｎ’
ａ−３ｉ膜５の表面をスパッタエッチ等で処理して
第３導電膜９を堆積できるが、ダメージ笠の問題がある
。
（発明が解決しにうとりる問題点）
本発明は従来方法の問題を解決するためになされ、ソー
ス及びドレインのコンタクト抵抗の改善されたＴＰＴを
提供するものである。
ス及びドレインのコンタクト抵抗の改善されたＴＰＴを
提供するものである。
（問題点を解決づ−るためのｆ一段）
本発明で【よ、第２図に示した従来例において、ｎ”ａ
−３！膜５の堆積後、連続して第２導電膜を光が透過す
るのに充分な薄さで堆積づ゛る。その後、従来方法と同
様な工程で、第３導電膜を堆積リフトオフする。この第
３導電映をマスクにａ−３ｉ膜チヤンネル領域上の第２
導電膜及びｎ＋ａ−３ｉ膜５を選択エッチするものであ
る。必要に応じ、第３導電膜堆積前に′！５２導゛尤膜
表面をスパッタエッチ等で処理する。
−３！膜５の堆積後、連続して第２導電膜を光が透過す
るのに充分な薄さで堆積づ゛る。その後、従来方法と同
様な工程で、第３導電膜を堆積リフトオフする。この第
３導電映をマスクにａ−３ｉ膜チヤンネル領域上の第２
導電膜及びｎ＋ａ−３ｉ膜５を選択エッチするものであ
る。必要に応じ、第３導電膜堆積前に′！５２導゛尤膜
表面をスパッタエッチ等で処理する。
（作用）
ｎ”ａ−３ｉ膜を一度大気中に出し、特にウェット処理
を行なった後、金属膜を堆積した場合のコンタク１〜抵
抗（、上、ｎ”ａ−３ｉ膜と金属膜を少なく共酸化雰囲
気にさらすことなく連続堆積した場合に比し１０Ｐ１以
上大ぎい。本発明はこの現象を避けるためのＴＰＴの製
造方法を提供するものである。
を行なった後、金属膜を堆積した場合のコンタク１〜抵
抗（、上、ｎ”ａ−３ｉ膜と金属膜を少なく共酸化雰囲
気にさらすことなく連続堆積した場合に比し１０Ｐ１以
上大ぎい。本発明はこの現象を避けるためのＴＰＴの製
造方法を提供するものである。
（実施例）
ａ、実施例１ （第１図）
第１図（ａ）は、透明絶縁基板１上に第１導電膜から成
るゲート電極２を選択的に形成した後、ゲート絶縁膜３
、高抵抗半導体膜（ａ−３ｉ膜〉４、低抵抗半導体膜５
、第２導電膜６を順次堆積した断面である。基板１には
、ガラス、石英等が用いられ、グー１〜電掩２としての
第１導電膜はＣｒ、 Ｔａ、Ｗ、Ａ＋！、Ｎｏ等の金属
で後工程の鬼面露光に対し充分マスクとなる厚みの不透
明導電膜が用いられる。
るゲート電極２を選択的に形成した後、ゲート絶縁膜３
、高抵抗半導体膜（ａ−３ｉ膜〉４、低抵抗半導体膜５
、第２導電膜６を順次堆積した断面である。基板１には
、ガラス、石英等が用いられ、グー１〜電掩２としての
第１導電膜はＣｒ、 Ｔａ、Ｗ、Ａ＋！、Ｎｏ等の金属
で後工程の鬼面露光に対し充分マスクとなる厚みの不透
明導電膜が用いられる。
ゲート絶縁膜３にはＳｉＯｘやＳｉＮｘ等、ａ−３ｉ膜
４にはａ−３ｉ：ｌ−１膜やａ−３ｉ：Ｆ膜、ｎ＋ａ−
Ｓｉ膜５にはリン等ｎ型不純物を添加したａ Ｓ！膜
がプラズマＣＶＤ等で連続堆積される。第２導電膜６に
はＣｒ、 Ｔａ、 Ｗ 、Ｈｏ等の高融点金属やその硅
素化物が用いられ、スパッター等で堆積される。これら
の膜３〜６は後工程で光を透過させてレジストを感光ざ
Ｖる必要があるため充分薄り選ばれ、例えばゲート絶縁
膜３は０．５４以下、ａ−３ｉ膜４は５００Δ以下、ｎ
”ａ−３ｉ膜は２００△以下、第２導電膜６ｔま２０Ｏ
Ａ以Ｆが望ましい。
４にはａ−３ｉ：ｌ−１膜やａ−３ｉ：Ｆ膜、ｎ＋ａ−
Ｓｉ膜５にはリン等ｎ型不純物を添加したａ Ｓ！膜
がプラズマＣＶＤ等で連続堆積される。第２導電膜６に
はＣｒ、 Ｔａ、 Ｗ 、Ｈｏ等の高融点金属やその硅
素化物が用いられ、スパッター等で堆積される。これら
の膜３〜６は後工程で光を透過させてレジストを感光ざ
Ｖる必要があるため充分薄り選ばれ、例えばゲート絶縁
膜３は０．５４以下、ａ−３ｉ膜４は５００Δ以下、ｎ
”ａ−３ｉ膜は２００△以下、第２導電膜６ｔま２０Ｏ
Ａ以Ｆが望ましい。
第１図すでは、マスク膜としてポジ型レジスト８をコー
１へした後、基板１の裏側から光を照射してゲート電極
２の形を転写した状態を示す。この場合、裏面シ”に光
時間は、表面からの適正露光時間の１０〜１０００倍で
あり、Ａ−バー露光してレジスト８の幅をゲート電極２
より狭くする。
１へした後、基板１の裏側から光を照射してゲート電極
２の形を転写した状態を示す。この場合、裏面シ”に光
時間は、表面からの適正露光時間の１０〜１０００倍で
あり、Ａ−バー露光してレジスト８の幅をゲート電極２
より狭くする。
第１図（ｃ）は、第３導電膜９を堆積後、レジスト８を
除去することによりレジスト８上の第３導電膜９をリフ
１〜Ａフした状態を示す。第３導電膜９の堆積＋Ｖｉに
第２導電膜６表面をスパッタエッチ等でわずかに除去す
ることが効果的である。第３導電膜９は後工程で第２導
電膜６の選択エッチ用マスクとして用いるので、第２
Ｑ ’Ｍ ’ｆＩ’Ａ ６と異なる材料の金属か、また
は同材料でも充分厚いことが必要である。
除去することによりレジスト８上の第３導電膜９をリフ
１〜Ａフした状態を示す。第３導電膜９の堆積＋Ｖｉに
第２導電膜６表面をスパッタエッチ等でわずかに除去す
ることが効果的である。第３導電膜９は後工程で第２導
電膜６の選択エッチ用マスクとして用いるので、第２
Ｑ ’Ｍ ’ｆＩ’Ａ ６と異なる材料の金属か、また
は同材料でも充分厚いことが必要である。
第１図（ｄ）は、第３導電膜９をマスクにしてａ−３ｉ
膜チヤンネル領域４０上の露出した第２導電膜６及びｎ
＋ａ−３ｉ膜５を選択エッチし、チャンネル領域４０の
両側に第３導電膜１９，２９゜第２導電膜１６．２６、
ｎ４ａ−３ｉ膜１５．２５からなるソース電極及びドレ
イン電極用多層膜を形成したものである。ｎ’ａ−３ｉ
膜５の選択エッチは下部にａ−３ｉ膜４があるので、ｎ
＋に対し速いエッチ速度をもつα系ガスによるプラズマ
エッチ、反応性イオンエッチ、光エッチ等が有効である
が、Ｃ「４系ガスやＡｒ等を用いたドライエッチでエッ
チ時間制御によっても容易である。
膜チヤンネル領域４０上の露出した第２導電膜６及びｎ
＋ａ−３ｉ膜５を選択エッチし、チャンネル領域４０の
両側に第３導電膜１９，２９゜第２導電膜１６．２６、
ｎ４ａ−３ｉ膜１５．２５からなるソース電極及びドレ
イン電極用多層膜を形成したものである。ｎ’ａ−３ｉ
膜５の選択エッチは下部にａ−３ｉ膜４があるので、ｎ
＋に対し速いエッチ速度をもつα系ガスによるプラズマ
エッチ、反応性イオンエッチ、光エッチ等が有効である
が、Ｃ「４系ガスやＡｒ等を用いたドライエッチでエッ
チ時間制御によっても容易である。
第１図（ｅ）は、第３導電膜９、第２導電膜６、ｎ”ａ
−３ｉ膜５の不要部、必要に応じａ−３ｉ膜４の不要部
ら除去した状態である。この状態で互いに分離されたソ
ース電極１０とドレイン電極２０が形成される。以上で
ＴＦ［が基本的に完成したねりであるが、以後必要に応
じコンタクト開孔等を経て各ＴＰＴ観の配線を行なう。
−３ｉ膜５の不要部、必要に応じａ−３ｉ膜４の不要部
ら除去した状態である。この状態で互いに分離されたソ
ース電極１０とドレイン電極２０が形成される。以上で
ＴＦ［が基本的に完成したねりであるが、以後必要に応
じコンタクト開孔等を経て各ＴＰＴ観の配線を行なう。
ｂ、実施例 （第３図）
本実施例は、実施例１の第３尋電膜９のリフトオフ（第
１図（ｃ））をより容易にできる様、マスク膜としてレ
ジスト８と透明膜７の２層を用いたものである。
１図（ｃ））をより容易にできる様、マスク膜としてレ
ジスト８と透明膜７の２層を用いたものである。
第３図（ａ）は、実施例１と同様第２導電膜６まで堆積
した後、透明膜７を堆積した状態である。
した後、透明膜７を堆積した状態である。
透明膜７には５ｉＯｘＳＳｉＮｘ等の絶縁膜やＩＴＯ等
のと７電膜が用いられ、厚みは導電膜９より厚いことが
望ましい。第３図（ｂ）は、ポジ５リレシスト８をコー
ト俊路面露光によってパターニングし、ざらにレジスト
８をマスク透明膜７をＡ−バーエッチした状態である。
のと７電膜が用いられ、厚みは導電膜９より厚いことが
望ましい。第３図（ｂ）は、ポジ５リレシスト８をコー
ト俊路面露光によってパターニングし、ざらにレジスト
８をマスク透明膜７をＡ−バーエッチした状態である。
その後第３図（ｃ）の様に第３導電膜９の堆積後、レジ
スト８及び透明膜９の除去により第３導電膜９をパター
ニング、第３図（ｄ）の様に第３導゛電膜９をマスク第
２導電膜６、ｎ”ａ−３ｉ膜５を選択エッチする。以後
は、実施例１と同様である。
スト８及び透明膜９の除去により第３導電膜９をパター
ニング、第３図（ｄ）の様に第３導゛電膜９をマスク第
２導電膜６、ｎ”ａ−３ｉ膜５を選択エッチする。以後
は、実施例１と同様である。
（発明の効果）
本発明によるＴＰＴは、例えばチャンネル艮８伽、チャ
ンネル艮４０μでＡン電流（ＶＳＧ＝ＶＳＤ＝１５Ｖ）
が１０−５△オーダーが１９られ、従来例（第２図）の
１０ ’Ａ Ａ−グーに比し約１０イ８大きい。そのた
め高速性能や駆動能力が向上する。
ンネル艮４０μでＡン電流（ＶＳＧ＝ＶＳＤ＝１５Ｖ）
が１０−５△オーダーが１９られ、従来例（第２図）の
１０ ’Ａ Ａ−グーに比し約１０イ８大きい。そのた
め高速性能や駆動能力が向上する。
主にａ−３ｉ膜を用いた例を）ボへてきたが、本発明は
多結晶Ｓｉや他の半導体薄膜にも適用されるし、ｎチャ
ンネルだりでなく低抵抗半導体膜′；７のη電型を逆に
することによりＰチャネルにも応用できるものである。
多結晶Ｓｉや他の半導体薄膜にも適用されるし、ｎチャ
ンネルだりでなく低抵抗半導体膜′；７のη電型を逆に
することによりＰチャネルにも応用できるものである。
第１図（ａ）〜（ｅ）は本発明による１−Ｆ Ｔの製造
工程順の断面図、第２図（ａ）〜（ｄ）は従来例による
ＴＰＴの製造工程順の断面図、第３図（ａ）〜（ｄ）は
本発明の他の実滴例による製造工程順の断面図ひある。 １・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４−Ｑ−Ｓｉ膜、５．１５．２５−ｒｌ” ａ−
３ｉ膜、６．１６．２６・・・第２導電膜、７・・・透
明膜、８・・・レジスト、９，１９．２９・・・第３導
電膜、１０・・・ソース電橋、２０・・・ドレイン電橋
、４０・・・チャンネル領域。 出願人 セイコー電子工業株式会社 ２ヶ−１電極 第１図 従来のＴＰＴの製造工杼頌吋面図 第２図 弔３図
工程順の断面図、第２図（ａ）〜（ｄ）は従来例による
ＴＰＴの製造工程順の断面図、第３図（ａ）〜（ｄ）は
本発明の他の実滴例による製造工程順の断面図ひある。 １・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４−Ｑ−Ｓｉ膜、５．１５．２５−ｒｌ” ａ−
３ｉ膜、６．１６．２６・・・第２導電膜、７・・・透
明膜、８・・・レジスト、９，１９．２９・・・第３導
電膜、１０・・・ソース電橋、２０・・・ドレイン電橋
、４０・・・チャンネル領域。 出願人 セイコー電子工業株式会社 ２ヶ−１電極 第１図 従来のＴＰＴの製造工杼頌吋面図 第２図 弔３図
Claims (3)
- （１）（ａ）透明絶縁基板上に不透明な第１導電膜によ
るゲート電極を選択的に形成する第１工程、 （ｂ）ゲート絶縁膜、高抵抗半導体薄膜、低抵抗半導体
薄膜、第２導電膜を光が透過するに充分薄い厚みで順次
堆積する第２工程、 （ｃ）第２導電膜上にマスク膜を堆積する第３工程、 （ｄ）前記基板の裏側からの前記ゲート電極をマスクと
した光照射を利用して、前記ゲート電極の形状でかつ該
電極より狭い幅で前記マスク膜を選択的に残す第４工程
、 （ｅ）第３導電膜を前記マスク膜及び第２導電膜上に堆
積する第５工程、 （ｆ）前記マスク膜を除去してマスク膜上の前記第３導
電膜をリフトオフする第６工程、 （ｇ）前記第３導電膜をマスクとして露出した第２導電
膜を選択エッチする第７工程 （ｈ）少なく共不要部の第３導電膜、第２導電膜及び低
抵抗半導体薄膜を除去して、互い分離されたソース電極
及びドレイン電極を第３導電膜、第２導電膜、低抵抗半
導体薄膜により形成する第８工程 より成る薄膜トランジスタの製造方法。 - （２）前記第３工程におけるマスク膜がポジ型レジスト
であることを特徴とする特許請求の範囲第１項記載の薄
膜トランジスタの製造方法。 - （３）前記第３工程におけるマスク膜が第２導電膜に接
する透明膜とその上のポジ型レジストの少なく共２層よ
り成り、前記第４工程において前記基板裏側からの光照
射でポジ型レジストをパターニングし、さらにこのレジ
ストを用いて透明膜を選択的にオーバーエッチすること
を特徴とする特許請求の範囲第１項記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4587786A JPS62203378A (ja) | 1986-03-03 | 1986-03-03 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4587786A JPS62203378A (ja) | 1986-03-03 | 1986-03-03 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62203378A true JPS62203378A (ja) | 1987-09-08 |
Family
ID=12731450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4587786A Pending JPS62203378A (ja) | 1986-03-03 | 1986-03-03 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62203378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194740B1 (en) * | 1997-07-16 | 2001-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor |
| US6787808B1 (en) | 1997-07-16 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor |
-
1986
- 1986-03-03 JP JP4587786A patent/JPS62203378A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194740B1 (en) * | 1997-07-16 | 2001-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor |
| US6787808B1 (en) | 1997-07-16 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor |
| US7176495B2 (en) | 1997-07-16 | 2007-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor |
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